电线 output 可以用作内部变量吗？
[英]wire output can be used as an inside variable?
我正在学习verilog，我正在https://hdlbits.01xz.net/wiki上做练习题。 问题之一是： 问题的图片所以我的回答是： 毫无疑问这是正确的，但他们的答案是： 我的问题是他们怎么可能将“输出”线用作同一模块中分配的“输入”？ 它不是 reg 来保存它的值，并不是说我知道你是 ...
在verilog中我们如何使用实数
[英]In verilog how we can use real number
在verilog中我们如何使用实数（例如-在测试台代码中输入数据ip核心（浮点））在测试台中我们如何添加这些数字？？？ ...
这个时钟倍频器对合成有效吗？
[英]Is this clock doubler valid for synthesis?
它更像是时钟频率两倍的脉冲，但我想知道这是否对合成有效。 想象一下，我使用 clk 和 reset 输入以及 output 创建了一个实体。 If I take a clock that's 1mhz, and I were to check it's rising edge and outpu ...
在一个时钟周期内在 FPGA 中添加大数
[英]Adding large numbers in FPGA in one clock cycle
如果我有一个将两个数字相加的 VHDL 加法器： 我有两个选择，一个是同时将 signal_A_in 和 signal_B_in 加在一起，如下所示： 另一种是在时钟过程中执行加法，如下所示： 所以选项B 与选项A 相比会有一个时钟周期延迟。但是它是否保证结果将在一个时钟周期内准备好（即满足时序要求 ...
布局布线工具是否错误地从 VHDL 中推断出组合环？
[英]Is the place and route tool erroneously inferring a combinatorial loop from VHDL?
这个问题是从 Stack Overflow 迁移过来的，因为它可以在 Electrical Engineering Stack Exchange 上得到回答。 5 天前迁移。 问题是我在将合成步骤的结果与 P&R 步骤的结果进行比较时观察到的不一致。 P&R 插入了一个在合成步 ...
Vivado 不支持 Synth 8-27 基元
[英]Synth 8-27 Primitives not Supported in Vivado
我正在 Vivado 中运行我的芯片设计代码 (Verilog) 的综合。 行为模拟运行良好。 但是，在综合过程中，它返回以下错误： 这是 Vivado 引发此错误的代码： 如果有人能帮助解决这个问题，我将不胜感激。 如何将原语转换为模块？ ...
环形振荡器，可测量一个时钟周期内的振荡次数 verilog
[英]Ring Oscillator with measure for number of oscillations in one clock cycle verilog
我正在尝试构建一个环形振荡器，以在预定的时钟周期内输出振荡次数。 我正在使用 EDA 操场和 Verilog。 我对verilog很陌生，只是无法理解我将如何实现它。 如果有人能给我一些见解，那就太好了。 ...
在 SystemVerilog 中使用“typedef logic”而不是“wire”时会生成一个寄存器吗？
[英]Will 'typedef logic' generate a register when using it instead of a 'wire', in SystemVerilog?
具有以下 SystemVerilog 代码： 通过以下方式更改my_net声明的后果是什么（在综合时）： 我的意思是， logic是一个变量，而不是一个网络，因此，合成器会为my_net生成一个寄存器吗？ ...
1KHz 二进制计数器：output 卡在 0000
[英]1KHz Binary Counter: output stuck at 0000
我正在尝试在 Verilog 中构建一个 1KHz 二进制计数器以用于 FPGA。 在将每个模块分成自己的文件并练习以这种方式调用模块之前，我想让它在单个.v 文件中工作。 据我所见，我已经正确设置了逻辑和连接，但是在编译/编程到 FPGA 之后，我的十六进制显示只是停留在 0 而不是递增。 有人 ...
通过 SPI 从 MCU 通过 FPGA 向 DUT 发送 256 位
[英]Sending 256 bits via spi from MCU through FPGA to the DUT
我设计了一个程序，它从MCU （使用 SPI 协议）接收 32 位， FPGA获取这些 32 位并将它们存储在寄存器（32 位）中，然后将它们发送到DUT 。 现在，我想知道，我们在使用寄存器时有什么限制吗？？？？ 例如，现在我需要在 MCU 和 FPGA 之间发送和接收 256 位数据（通过 SP ...
从文件读取中将 32 位十六进制值 int 转换为四个 8 位字节
[英]Convert 32-bit hex value int to four 8-bit bytes from file read
我正在尝试读取一个 n 行长的十六进制文件，每行包含一个 32 位十六进制值。 然后，我需要获取 32 位十六进制值并将它们转换为 8 位字节，以便在 memory model 中使用。 我能够打开文件并循环遍历它以提取一行中的每个值，并看到我正在使用此循环正确读取每一行： 运行我的测试台时，我得到 ...
有没有一种简单的方法来区分这段代码的合成和实现方式
[英]Is there a simple way to tell the difference in how this code would be synthesized and implemented
这两个片段会以相同的方式合成吗？ （我意识到它们需要始终处于块中并声明所使用的寄存器）。 我还认为这会因使用的综合工具而异。 Vivado 可能会产生一个结果，而 Quartus 可能会产生另一个结果。 有没有一种简单的方法来检查是否是这种情况。 https://www.edaplaygrou ...
如何控制 FPGA 中的以太网数据包速率？
[英]How can I control the ethernet packet rate in FPGA?
我正在将 UPD 数据包从 PC（Windows 10 10.0.19044）发送到 FPGA 板（Xilinx Virtex-7 FPGA VC707 评估套件）。 我看到 FPGA 接收突发数据。 这意味着我以 FPGA 时钟速率连续接收 64 个数据包。 在那之后，我有一段时间没有收到任何东 ...
它是可合成的，在always块的生成块中使用for循环的整数变量吗？
[英]Is it synthesizable, using integer variable for the for-loop within a generate block in a always block?
在下面的代码中，行： mem_reg[wr_cmd_addr[SEG_ADDR_WIDTH*n +: INT_ADDR_WIDTH]][i*8 +: 8] <= wr_cmd_data[SEG_DATA_WIDTH*n+i*8 +: 8]; 索引“i”是整数类型。 是合成的吧？？ 我的印象 ...
在 Vitis 的 bulding 项目中如何解决这个问题？
[英]How can I fix this problem with bulding project at Vitis?
我正在尝试使用库xuartps.h构建一个带有 vitis 的项目，但我不能因为这个错误代码截图 我不知道为什么会这样。 请问你能帮帮我吗？ ...
在构建实施的设计时，Vivado 在哪里参考原语？
[英]Where does Vivado reference primitives when building the implemented design?
我试图弄清楚 vivado 使用什么文件来创建原始块的属性。 我正在尝试删除一些属性，但无论我编辑什么文件，它们总是在实施后重新出现。 具体来说，我使用的是 Artix-7，并且正在尝试修改块 ram 的属性。 ...
HDL 模拟器中的 IEEE 754-2008 Float32 计算不正确
[英]IEEE 754-2008 Float32 calculations incorrect in HDL simulators
如果我尝试使用具有无穷大结果的计算（以 float32 表示），则会出现一些意想不到的结果，就好像计算是双精度的。 对 shortreal 的简单转换不起作用，只能转换为位然后再返回。 在 Vivado 和 modelsim 中，我得到： 第二种转换方式最适合使用浮点数进行正确计算吗？ ...
如何在 Quartus Prime 上为 I2C 获得 100kbps 时钟？
[英]How do i get a 100kbps clock for an I2C on Quartus Prime?
我正在做一个大学项目，其中我必须构建一个只有一个从机的 I2C，并且必须传输 5 位数据，4 位用于 0 到 9 范围内的数字和 1 位读取或写，我在这个项目中使用带有 VHDL 的 DE10-LITE，它有一个 50 Mhz 默认时钟，我正在查看 quartus prime 内的“ALTPLL” ...
在 Verilog for 循环中声明变量
[英]Declaring variables in Verilog for loop
我一直在努力思考如何在 Verilog 中模拟和合成 for 循环，但我注意到有一个方面我不太明白。 似乎当从 for 循环中声明变量时，实际上只创建了一个变量（我不确定这是在循环的第一次还是最后一次迭代中），然后与其余的“共享”循环迭代。 为了更好地传达我要问的内容，请考虑下面的代码，我们用交替的 ...
比特流加密
[英]Bitstream Encryption
我有一个关于使用 eFUSE 选项进行比特流加密的问题。 如果我的 FPGA 在 eFUSE 中存储了比特流加密密钥，那么 Vivado 在生成新的加密比特流时如何知道加密密钥？ Vivado 是否有从 eFUSE 回读密钥并将其用于加密的方法？ ...