与仿真不同，硬件上的奇怪 VHDL 行为

[英]Strange VHDL behavior on hardware unlike simulation

我有一个简单的 VHDL 代码，它有两个过程。 第二个进程根据状态 CF 值更新输出端口 m_LED。 在模拟中，我看到了预期的行为。 但是当我对 FPGA 进行编程时，我注意到，输出端口 m_LED 正在产生一些随机值，这些值甚至没有在代码中分配。 我完全不知道这些价值观是从哪里来的。 任何提示将 ...

VHDL - 访问 std_logic_vectors 的二维数组会产生意外的总线冲突

[英]VHDL - access to 2D array of std_logic_vectors gives unexpected bus conflict

背景：我正在研究一个通用的脉动阵列。 我创建了一个名为“systolic_row”的实体来创建 systolic 数组的一行。 使用 std_logic_vectors 数组（类型“row_exchange_array”）将数据从一行传递到下一行。 这个一维数组被打包到另一个数组中，所有生成的行的大 ...

Matlab HDL Coder 和 Xilinx Vitis HLS 的 HDL 生成比较

[英]HDL Generating Comparison between Matlab HDL Coder and Xilinx Vitis HLS

我们正在考虑一个新项目的方法。 我们的目标是开发图像处理算法并在 FPGA 上实现它们。 Matlab HDL Coder 将 matlab 代码转换为 HDL 代码，Xilinx Vitis HLS 将 C/C++/SystemC 合成为 HDL 代码。 我们可以快速判断，使用 Matlab ...

Vivado 路由指标

[英]Vivado routing metrics

我正在尝试收集指标来衡量一组不同设计的路由利用率。 任何指针都会有很大帮助！ 在 Router Utilization Summary 中，“Global Vertical/Horizo​​ntal Routing Utilization”衡量的是什么？ 有什么方法可以通过 tcl ...

FPGA PCIe 端点防止主机重启

[英]FPGA PCIe endpoint prevents the host from rebooting

我正在实现一个 FPGA PCIe 端点来为一个项目的接口原型。 我使用的 FPGA 平台是具有 Xilinx Virtex-7 980T 器件的 Synopsys HAPS DX7 S6。 此外，我正在使用 Xilinx 电缆通过 JTAG 接口对 FPGA 进行编程。 由于我正在做远程实习，我 ...

如何将 modport 接口连接到最初未使用 modport 声明的模块

[英]How to connect a modport interface to a module that wasn't originally declared using the modport

我有一个我最初写的模块是这样的： 当然，我现在想在测试台上测试这个块。 我想使用一个界面，所以我创建了一个这样的界面： 我想我的问题现在开始了； 如何在我的测试台中使用这个接口？ 我目前有： 我还尝试了一些其他简单的逻辑，比如尝试断言某些信号和其他东西，但我什至无法启动 clk，也无法在 ...

SystemVerilog 断言在它应该失败时不会失败

[英]SystemVerilog Assertion does not fail when it should

我有一个简单的断言如下： $rose(req) |=> !req[*1:10] 直到 ack ##1 !ack; 据我了解，在检测到 $rose(req) 时，断言应检查 !req 是否连续为低 10 个时钟或 - 直到 - ack 到达 (ack=1)。 一旦 ack 为真，它应该取消 ...

N-tap FIR 滤波器所需的 dsp 片数

[英]Number of dsp slices needed for an N-tap FIR filter

我想确定使用 7 系列 DSP48E1 切片实现具有流水线功能的 N-tap Direct Form 1 FIR 滤波器所需的 dsp 切片的总面积。 延迟被实现为触发器。 计算延迟、乘法器、加法器和流水线的片数的方程式是什么？ 要考虑的过滤器如图所示。 输入字长为 15 位，系数为 14 位。 ...

fpga_loadbitstream：此设备的错误比特流 ID...：比特流 ID xc7z010clg400-1，当前设备 ID 0/7z010

[英]fpga_loadbitstream: Wrong bitstream ID for this device...: Bitstream ID xc7z010clg400-1, current device ID 0/7z010

我正在尝试使用 f4pga 将他们在 f4pga-examples 中的一个示例从 verilog 编译成比特流，并按照此处的说明在我的 ZYBO Zynq 7000 上运行它： https://f4pga-examples.readthedocs.io/en/latest /running-ex ...

在 Intel Cyclone 10 LP 上推断 BRAM

[英]Inferring BRAM on Intel Cyclone 10 LP

我正在尝试将针对 Xilinx FPGA 编写的正则表达式协处理器的 HDL 描述移植到 Cyclone 10 LP，以便在 Arduino MKR Vidor 4000 上使用它。 我对 BRAM 推理有疑问：我正在尝试使用为 Xilinx 板编写的 BRAM HDL 描述（ https://g ...

任务没有通过输出权

[英]Task does not pass the output right

我一直在尝试为我的测试平台设计一项任务，以使我的生活更轻松。 当我使用$display检查内部信号时，任务似乎做得很好。 但是，当我在initial块中连接任务时，波形上显示的仿真输出与显示结果不同。 先感谢您 ===========代码=========== ===========控制台显 ...

无法将 QNN brevita 导出到 ONNX

[英]Cannot export QNN brevitas to ONNX

我已经将我的 model 训练为带有 brevita 的 QNN。 基本上我的输入形状是： 火炬.Size([1, 3, 1024]) 我已经导出了 .pt 扩展文件。 当我尝试我的 model 并生成一个混淆矩阵时，我能够观察到我想要的一切。 所以我相信model是没有问题的。 另一方面，当我尝 ...

奇怪的自定义 VGA 信号行为 (FPGA)

[英]Weird custom VGA signal behaviour (FPGA)

我的目标是在分辨率为 640x480px 的 VGA 显示器上显示一些东西。 出于其他原因，我真的很想坚持这个决议，但我们会看到的。 问题： 有些线条显得较暗，有些线条显得较淡，左侧还有一个大的黑色边框。 我很确定这不是（纯粹）由于我的“信号时序错误”。 （请忽略白色划痕） 我的设置： Al ...

到达楼层信号太远了一个滴答时钟

[英]Arrived floor signal is one tick clock too far

我正在使用 VHDL 编写电梯代码，但我遇到了信号（przybycie）问题，显示电梯到达了选定的楼层。 有一个代码： 还有仿真：仿真图片 问题是“przybycie = '1'”应该是一个时钟节拍之前（就在 licznik_pieter 显示“2”之后）它应该如何 该代码有什么问题？ ...

当我的 verilog 代码在使用 ILA 的仿真和在线调试中工作但在 FPGA 上几乎没有工作时，我该怎么办？

[英]What can I do when my verilog code worked in Simulation and online debugging with ILA but not barely on FPGA?

我正在使用 Verilog 编写一个非常简单的 UART 发送演示。 该演示将在几秒钟后发送一个数字。 假设第一次是 0x00，第二次是 0x01。 每次它都会在前一个数字上加一。 我使用 ila ip 核心来调试我的代码并修复了问题，当我的代码中有 ila 时一切正常。 这是我在PC上的串口工具 ...

Yosys：异步复位的多个边缘敏感性

[英]Yosys: Multiple edge sensitivities for asynchronous reset

我正在自学verilog，对我来说是裸露的。 :) 我有一条名为enable的时钟线来自我创建的时钟分频器。 我的开发板上还有一个rst按钮。 我想修改以下代码以通过关闭我的 LED 来响应rst按钮按下： 我添加了我的rst按钮作为额外的边缘敏感度，并在if语句中捕获它： 当我使用 ...

在程序执行期间使用 Vitis Debugger 查看 Arty Z7 FPGA 的 DDR 内存内容

[英]Using Vitis Debugger to view contents of DDR memory of Arty Z7 FPGA during program execution

我正在使用 Arty Z7 并将某些数据存储在 DDR 内存中，并希望在程序执行期间查看内存的内容。 我想这样做是为了确保我存储在内存中的内容是我所期望的。 是否可以在 Vitis 调试器中执行此操作，如果可以，如何操作？ ...

如何将基于 integer 的 vhdl inout 信号添加到 ucf 文件

[英]How to add integer based vhdl inout signal to ucf file

我对 VHDL 完全陌生，我写了一个应该是 16*4 RAM memory 的代码。我为它写了一个 VHDL 和 VHDL 测试台，我试图向它添加一个用户约束文件 (ucf)，一切似乎都很好，除了它在我的四个引脚上给出了错误。这是我的代码： VHDL代码： 这些是我的错误： 错误：约束系统：59 ...

系统verilog中是否有一个函数可以返回数组的最高有效位的数量

[英]Is there is a function in system verilog that can return the number of the most significant bits of an array

我试图获取数组中的有效位数，例如：如果我有一个包含这些位序列的数组： 0000_0101 数组的维度是 8 ，我只想获取最高有效位的数量在这种情况下是 3 ...

支持 ICE40UP5K-SG48I？

[英]Support for ICE40UP5K-SG48I?

我问了这个问题..没有得到答案，投了反对票 IceStorm 网站显示支持， iCE40-UP5K- UWG30 莱迪思的单线聚合演示/开发板使用不同的部分（仅包差异？）， ICE40UP5K -SG48I 如果对引脚约束进行适当更改，IceStorm 是否可以与这部分一起 ...