如何连接多个 FPGA 并来回发送大数据？
[英]How can I connect multiple FPGA and send large data back and forth?
假设我有 4 个相同的 FPGA 板在运行。 他们正在做一些神经网络计算。 他们都需要来回发送/接收彼此的数据，并使用该数据进行自己的计算。 在多个 FPGA 板之间进行数据传输的最佳方式/IP/协议是什么？ 谢谢。 ...
标识符的类型不同意其作为“布尔”类型的用法 - Quartus 中的 VHDL
[英]Type of identifier does not agree with its usage as "boolean" type - VHDL in Quartus
我正在用 VHDL 开发一个简单的缓冲系统。 每当我尝试编译时，都会收到标题中提到的“空”错误。 我不知道为什么它不会让我反转 std_logic 类型。 我也收到了关于比较的错误。 由于某种原因，它无法识别 status_as_int 和阈值上的“>”和“<”运算符。 ...
yosys / Project IceStorm 将瞄准的最强大的 FPGA 是什么？
[英]What is the most powerful FPGA that yosys / Project IceStorm will target?
我在 verilog 中编写了一个整数 RISC-V-64 CPU。 它使用 Verilator 构建并通过测试，所以现在我想将它上传到 FPGA。 我是这个 FPGA 世界的新手。 我有一个朋友给我的 Zybo Zynq 7000，但是从 Xilinx 获取需要上传 verilog 的工具是一种 ...
dpc++ 代码在 FPGA 设备上运行后的奇怪行为
[英]Weird behavior of dpc++ code after running it on FPGA device
我正在使用 DPC++ 在 FPGA 设备上加速 knn 算法。 下面的代码是我为欧式距离写的代码。 问题是 fpga_emulation 在 fpga 硬件（英特尔 Arria 10 OneAPI）上运行时运行良好，没有问题，为结果缓冲区中的所有值提供了 -nan，这意味着 parallel_fo ...
仿真过程中 FIR 低通滤波器模块错误
[英]FIR lowpass filter module error during simulation
这是一个 FIR 低通滤波器模块，使用 Kogge Stone Adder 进行加法。 该错误似乎是在使用 Kogge 石头加法器电路时发生的。 如果移除 kogge stone 加法器部分（第 38 -72 行）并且使用第 189 行（m_axis_fir_tdata <= acc0 + a ...
在 VHDL 中定义和初始化矩阵的最佳方法
[英]Best way to define and initialize matrix in VHDL
我正在尝试制作一个在 vhdl 中使用整数矩阵（二维数组）的程序，而我以前从未这样做过。 首先，是否可以在实体的信号定义中定义一个二维数组？我的意思是这样的； 还。 实际初始化矩阵的最佳方法是什么？ 我想过做这样的事情； 不过，我不确定这是否正确。 最后但并非最不重要的一点是，如果我尝试 ...
在verilog（自动机）中生成数字序列
[英]Generating number sequence in verilog (automat)
我的任务是创建生成数字序列 323135343355 的 verilog 代码。 它应该像自动机一样生成，因此它具有状态，并且序列中的下一个数字是根据其先前的 output 生成的。 任务应该以两种方式完成。 第一个是序列是永恒生成的（解决了那个，但仍然想知道我的代码是否可以减少。） 第二个是当序列 ...
读取 NCO 的 VHDL 频率计
[英]VHDL Frequency Meter that reads NCO
<大家好，我正在尝试制作一个自动量程的 4 位频率计，用于测量频率从 10 Hz 到 10 MHz 的信号。 外部 1 MHz 发生器用于向仪表提供时钟信号。 为此，我制作了一个 NCO 来生成频率，但我不知道如何制作频率计。 您可以给我看任何线索或例子吗？ 据我了解，您可以使用“1 秒门” ...
vivado（verilog）中的双时钟FIFO
[英]Dual clock FIFO in vivado (verilog)
我想在一个项目中使用 FIFO，其中 state 机器将尽可能多的数据缓冲到 FIFO，然后由 DSP 块处理。 为了最大化数据吞吐量，我想使用多个 QSPI 或 flash 模块作为具有宽数据总线的 ROM。 DSP 模块每个周期可以执行 1 个操作，这意味着数据输入宽度必须大于 output ...
如何在testbench中查看state机壳
[英]How to check the state machine case in testbench
我正在为 spi slave 和 wishbone 总线编写代码。 问题是测试台文件正确显示了所有信号（测试台中使用的信号和端口），但是当我尝试检查主代码中的 state 机器时，它没有显示任何红线。 我试图定义一个 output 端口并将 state 分配给它，它没有用，因为我不知道如何将 out ...
Verilog/SystemVerilog：将解压缩数组的一部分传递给模块
[英]Verilog/SystemVerilog: passing a slice of an unpacked array to a module
我正在使用 DE10-Nano 和 Quartus Prime 来尝试实现以下功能。 我有两个模块： Module1和Module2 。 Module1像这样声明一个RAM ： 然后将 RAM 的一个子集传递给Module2 ： Module2在要显示的监视器上显示screen_mem 。 不幸 ...
用于读取 FIFO 的 Vivado HLS 设计
[英]Vivado HLS design to read FIFO
我正在尝试在 FPGA 上开发一个系统来从外部世界读取数据（即 Geiger 脉冲积分器，但此时我正在使用 Arduino 模拟它）； 数据流将存储在 FIFO 缓冲区中，我使用 Vivado 中的 FIFO 生成器 IP 实现了该缓冲区。 一个小 RTL 模块从 Arduino 获取数据并成功将其 ...
常见 17-165 解析时位置选项过多
[英]Common 17-165 Too many positional options when parsing
我试图让我的 BASYS 3 板 (xc7a35tcpg236-1) 通过开关接受 4 位输入，并在 7 段显示器上显示相应的十六进制字符。 但是，我不断收到以下错误，“[Common 17-165] 解析'255/ECE255Lab5-2/ECE255Lab5-2.srcs/utils_1/im ...
在 Vivado 中降低电路的时钟频率
[英]Lowering the clock frequency for my circuit in Vivado
我有这样的电路 有这些限制 当我让 Vivado 综合并实现它时，我得到 -262.452 ns 的 Worst Negative Slack，这当然意味着不满足时序约束。 所以我的问题的核心是：如何放宽时序约束？ 意思是：我怎样才能让我的电路以较低的频率运行？ 我的情况我的 FPGA 板有一个 1 ...
为进一步的时钟周期保留来自按钮的输入（Verilog FPGA）
[英]Retaining an input from a button for further clock cycles (Verilog FPGA)
在我当前的 FPGA Verilog 项目中，我需要在 FPGA 板上使用一个按钮，并使其在按下按钮后即使在释放按钮后输入仍保持为 1，直到满足特定条件。 但是，我很难理解这在逻辑上是如何工作的。 在硬件上，由于每个时钟周期都会检查按钮的输入，我将如何做到在最初按下按钮从按钮产生输入 1 之后，V ...
VHDL - 使用一个实体的 output 作为另一个实体的输入
[英]VHDL - Using output of one entitiy as input of another
我正在尝试使用超声波传感器制作一个基本的距离指示模块。 当我将相同的代码转储到我的 FPGA 板（由 IIT-B 开发的 Helium V1.1）时，由于时钟频率太高，板上的所有 LED 都开始发光。 所以现在我正在使用分频器来降低我的时钟速度，但我不知道如何使用我的分频器代码的 output 作为 ...
如何正确设计按钮计数器的去抖动电路。 用作秒表圈 ROM 的圈启用按钮
[英]How to correctly design a debounce circuit for a push button counter. Button to be used as a lap enable for a stopwatch lap ROM
在开始之前，我只想说这只是设计方面。 到目前为止，还没有为我的项目的这方面编写代码。 我刚刚为秒表设计了一个圈数 function，它的功能本质上是一个 ROM。 为此，我想确保一旦按下按钮（最多 4 次），就会存储一圈。 此外，我计划通过使用 2 位计数器来执行此操作，其中按钮将以 2 位计数最多 ...
如何计算一个特定尺寸的memory
[英]How to calculate a memory of a specific size
我想设计一个4kb的memory。一个memory的大小等于2^m字或2^m*n位，m为地址线，n为数据线。 在verilog中我们可以写 reg [WordSize-1:0] Mem [0:Address_width]; 对于 4kb memory Wordsize 和 Address_widt ...
modelsim 仿真时间周期似乎与 test_bench 不同
[英]modelsim simulation time cycles appear to be different than test_bench
我有一个测试台，上面写着： 时钟定义为： 测试台中的代码 使用 do 文件运行模拟： vsim in do file 但是 ModelSim 波形中的时钟周期，当由 cursor 测量时，是：66ns 而不是 10ns时钟波形任何想法？ 我真的不明白是什么导致了这种行为。 编辑：另外，如果我在 TE ...
bazel package可以依赖另一个package中的源文件吗
[英]Can bazel package depend on a source file in another package
几年前，我为 Bazel 编写了一组包装器，使我能够使用它来构建 FPGA 代码。 FPGA 位只是相关的，因为完全干净的构建需要很多 CPU 天，所以我真的很关心缓存和最小化重建。 使用 Bazel v0.28，我从未找到让我的 Bazel package 依赖于 git 存储库中其他地方的单个 ...