OpenCL FPGA：Kernel 没有并行执行相同 kernel 的 2 个副本。 除此之外，他们之间还有空闲时间
[英]OpenCL FPGA: Kernel Execution of 2 copies of same kernel is not being made in parallel. In addition to that, there is also idle time in between them
我的目标是一起完成 2 - 4K 数据点的 FFT。 因此，我从同一个 kernel 中创建了 2 个 kernel 对象并立即将任务入队，即没有任何缓冲区读写或两者之间的任何回调。 我发现它不会那样发生。 除此之外，执行之间还有一些空闲时间。 有人可以解释一下吗？ 我希望它们能并行运行，因为我的 ...
我是 FPGA 设计新手，当我完成设计后，如何才能让我的设计成为真正的芯片？
[英]I am new to FPGA design, When I finished my design,How could I make my design became a real chip?
我是 FPGA 设计新手，当我完成设计后，如何才能让我的设计成为真正的芯片？ ...
在 Verilog 中将信号视为时钟
[英]Treat signal as a clock in Verilog
例如，这是我想问的上一个问题的图表。 如果我像这里的图一样对待一个数据，并且把它写成Verilog代码，这里有什么缺点。 感谢回答。 也许我们在使用的工具中综合或者实现的时候会遇到一些问题？ 但实际上，当我将上面的代码编程到我的 FPGA 中时，它在这里工作正常。 ...
“Coverage summary by istance”和“Design Unit Coverage Details”的区别
[英]difference between "Coverage summary by istance" and "Design Unit Coverage Details"
在 FPGA 项目中有什么区别： 按距离划分的覆盖范围摘要本地实例覆盖详细信息递归层次覆盖详细信息设计单元覆盖详细信息 ...
从 FPGA 上的 OpenCL FFT kernel 获取 nan 值
[英]Getting nan values from OpenCL FFT kernel on FPGA
我试图通过自己为英特尔 FPGA 编写主机程序来使用英特尔的 FFT1D kernel。 可以在此处找到英特尔 FFT1d 的链接我还在下面给出了我的主机程序，其中，我保存了一个文件（其中包含一些数据），我的任务是读取该数据，计算其 FFT 并打印其中的一些。 是4K点FFT 我检查了文件中的数据是 ...
ProASIC3 时钟分配问题
[英]ProASIC3 clock distribution issues
我正在使用 ProASIC3L，并且不断收到这些错误：Planning global.net placement... 错误：PLC004：找不到合法的全局分配。 一些 global.nets 分享了实例，要求将它们分配到重叠的全球区域。 其驱动程序仅限于象限或没有有效位置的全球网络： |---- ...
vivado HLS 或 SDsoc 供使用 openCV
[英]vivado HLS or SDsoc for use openCV
我想在 FPGA 上通过 openCV 进行图像处理。 但是不知道是应该用SDsoc方式还是vivadoHLS方式。 我要处理的图像尺寸很大，我想通过并行处理来解决问题。 SDsoc和vivado HLS有什么区别？ 建议使用哪种方法更快地完成工作？ .我想使用一种便宜的 Zynq-7000 ...
用于 4 级 FFT 设计的可靠和低延迟蝶形模块的分区组合和时序逻辑
[英]Partitioning combination and sequential logic for reliable and low latency butterfly module for a 4 stage FFT design
我正在使用一个简单的蝶形模块构建一个 4 级 FFT 来进行复杂的乘法和累加。 我已经构建了简单的蝴蝶模块（见下文）。 我需要一些关于最小延迟的输入，同时有一个稳定的设计。 我的问题是：我能否将所有乘法和矢量提取都保留为组合逻辑，并且在每个阶段只注册 output，以便流水线设计。 以下是否可以被视 ...
vivado hls和vivado中资源利用率表现不同
[英]Different resource utilization shows in vivado hls and vivado
我在vivado HLS中实现了这个循环计算。 DSP48E 利用率结果为 189。 我导出这个模块并在 vivado 中运行综合。 DSP48 利用率结果为 39。 我想知道为什么结果大不相同？ ...
VHDL - 上位数字 output 不是从“0000”开始的 go，当实现两位数的 bcd 计数器时
[英]VHDL - Upper digit output does not go up from '0000', when implementing two-digit-bcd-counter
我正在尝试通过参考此图在 VHDL 中实现两位数的 bcd 计数器： 这是我的代码： 我使用的测试台可以在这里找到。 可以在此处找到组件decade_counter的代码。 可在此处找到decade_counter中使用的组件t_flip_flop的代码。 （肯定没有任何问题） 我为此收到的 o ...
Eth 可以在不启用 DDR 选项的情况下与 Kintex US 一起使用吗？
[英]Eth could work with Kintex US without DDR option enable?
我有一个自定义板，我正在尝试使用来自 Microblaze master 的 Eth 测试 ping 测试，不支持 DDR。 从技术上讲，为了检查这个选项是否真的存在，我使用了一个 EVB - KCU105。 作为测试的一部分，我使用了一个稳定的示例项目（配置 Microblaze 设计），并从中 ...
Output 在 VHDL 中实现 4 位 SISO 寄存器时不符合预期
[英]Output not as expected when implementing 4-bit SISO register in VHDL
我正在尝试在 VHDL 中创建一个 4 位 SISO 寄存器，这是我的主要代码： 这是上面程序使用的组件d_flip_flop的代码： 代码可以运行，但我收到的 output 模拟似乎有问题。 据我所知，接收到的 output 信号应该与输入信号相同，只是它发生偏移（在这种情况下可能是 T=3）。 ...
Intel Questas_fse/Quartus II 中的仿真波形不更新输出
[英]Simulation Waveform in Intel Questas_fse/Quartus II doesn't update outputs
我正在尝试在 linux Pop OS 21.10 上运行 Quartus II（Quartus Prime 版本 21.1.0 Build 842 10/21/2021 Sj Lite Edition）。 我无法从模拟波形编辑器运行 Questas 模拟的输出产生结果。 项目 设置 我用这些 ...
iceprog - 无法使用 Alchitry CU 找到 iCE FTDI USB 设备
[英]iceprog - Can't find iCE FTDI USB device with Alchitry CU
我正在尝试将我的构建代码上传到我的 alchitry-CU FPGA 板上，在 windows 上使用 iceprog throw apio。 然后执行 而 output 是 我已经安装了 libusbk 驱动程序，并在另一台装有标准驱动程序和提供的 IDE Alchitry Labs 以及 ice ...
带 PCIe 的 DMA 驱动程序，用于将信息从 FPGA 传输到 RAM
[英]DMA driver with PCIe for transferring information from the FPGA to RAM
我想编写一个驱动程序和软件： 软件每二十秒请求一次数据，硬件将数据写入 DMA 缓冲区并在完成时引发中断。 不幸的是我没有编写驱动程序的经验，我不能使用已经有驱动程序的 Xilinx IP 内核。 我使用的 PCIe IP Core 是 UltraScale+ Device Integrated ...
FPGA 时序收敛：如何约束 2 个时钟之间的路径或如何强制保持路径？
[英]FPGA Timing Closure: How to constraint path between 2 clocks or how to force a hold on a path?
在 Lattice Verilog FPGA 设计中，我有两个 PLL 生成的时钟，频率相同，均为 125MHz (8ns)，但第二个时钟与第一个时钟相差 90°： 设计非常拥挤，所有 wbuf 都出现以下 HOLD 错误： 我如何才能将两个时钟之间的这条路径限制在彼此成 90° 的位置，以便关闭 ...
VHDL 中的上升沿 LED 计数器问题
[英]Rising Edge Led Counter Problems in VHDL
一般来说，我是 fpga 和 VHDL 的新手（我正在使用 fpga aprox。2 周了）。 我正在尝试创建一个按顺序点亮 LED 的项目。 首先，我为按钮制作了一个下降沿检测器。 然后我为 LED 创建了一个std_logic_vector 。 但是我无法在下降沿检测中检测到信号变化。 因此我无 ...
计数器 0-30 但时钟已连接 - VHDL 代码
[英]Counter 0-30 But Clock connected - VHDL code
我做了一个计数器 1-30。 但我得到了这个 我的原理图在这里。 我删除 counter0-3 在这里我发现了问题。 这是与新循环相连的时钟 所以我想增加时钟的大小。 像这样 我是这里的菜鸟，我不知道该怎么做。 请给我出主意，谢谢 更新！！！ 我已经尝试过组合，但我仍然无法缩小“clk_o” ...
如何选择 set_false_path、set_multicylce_path、set_max_skew
[英]how to chose over set_false_path, set_multicylce_path, set_max_skew
这个问题困扰了我很久，根据我的理解： set_false_path是一个时序约束，不需要针对时序进行优化。 我们可以将它用于两个触发器同步器，因为它不需要在有限的时间内被捕获。 set_clock_groups可以让我们免于定义太多的假路径。 set_multicylce_path用于在默认 ...
如何将 ADC 的串行信号转换为 N 位范围信号？
[英]How can I convert the serial signal from ADC to N-bit range signal?
我的项目目标是使用 zed 板和 ppg 传感器设计一个“心率模块”。 我将使用 Pmod 作为 ADC 将来自 ppg 传感器的模拟信号转换为数字信号，以便 zedboard 能够处理它。 这时候就有问题了。 我的模块得到一个“12 位信号”作为输入， 但是我发现Pmod在串行外设协议中提供了数 ...