VHDL 10^x LUT 带选择
[英]VHDL 10^x LUT With-Select
我必须编写一个 VHDL 代码来计算 10^x function 的 integer 值在零和九之间（包括零和九）。 实体应该有一个 4 位无符号 integer (std_logic_vector) 类型输入和一个 32 位无符号 integer (std_logic_vector) 类型 Z78 ...
VHDL：如何在流程语句中执行一次for循环
[英]VHDL: How can I execute the for loop once in process statement
我是 vhdl 和 FPGA 的新手。 对于我的项目，我需要使用 for 循环。 当我模拟我的代码时，它会一直计数而不是停止。 我希望我的代码只执行一次，我的观点是当循环达到它的极限时，代码将停止执行。 这是我的代码。 ...
时钟占空比为 50% 时，时钟速度快两倍
[英]The clock speed is two times faster when the clock duty cycle is 50%
我想在FPGA板上生成102Hz时钟（带有旋风3的那个）硬件上的原始时钟是50MHz，所以我将它除以490196得到102Hz时钟但是当我设置占空比时时钟速度快了两倍至 50% 我尝试使用 Verilog，但结果是一样的： 只有切换到非 50% 占空比时钟才能解决问题： 或在verilog中： 但是 ...
将输入方波信号复制到 output 信号的 Verilog 代码？
[英]Verilog code that copies an input square wave signal to an output signal?
我想知道是否有人可以帮助我？ 我不知道如何表达这个问题，但我基本上是在尝试编写一个程序，从方波输入信号生成方波 output 信号，匹配输入信号的占空比和频率。 基本上，output 只是复制输入。 以图形方式总结我所说的，这是我制作的一张图片： 链接到图表这不是我的最终目标，但足以让我继续前进。 ...
如何检查 FPGA 设备是否连接到服务器？
[英]How can I check if the FPGA device is connected to the server?
出于某种原因，我只能远程控制包含 FPGA（英特尔 Arria 10 GX FPGA）的服务器。 但是当我使用Intel OpenCL for FPGA中的命令查找驱动时，却找不到可以使用的 FPGA 设备。 命令如下： aocl diagnose diagnostic Output 结果：在此处 ...
在verilog中实现CAM的组合方式
[英]Combinational way of implementing a CAM in verilog
我正在尝试在 SystemVerilog 中实现缓存和索引查找 memory。 这是一个简单的 CAM + 循环缓冲区。 界面是： 有基本的异步重置代码。 有一个同步块将wr_en inp高时next前进。 现在我试图想出一种有效且可读的方法来在inp为高时rd_en的索引。 似乎这可能是完全组合的 ...
Lattice ECP5 UART，终端仿真器上没有信号
[英]Lattice ECP5 UART, no signal on terminal emulator
我完全按照本教程进行操作，但我将详细解释我究竟采取了哪些步骤。 我有一个 ECP5 评估 85k 板。 我在 R34/R35（RX/TX）和 R21（将 LED D1 连接到 RXD）上焊接了电桥我使用我的 windows 安装来运行最新版本的 FT_PROG。 在 FT_PROG 中，我转到 FT ...
在 Intel Quartus 中，我可以使用字符串参数初始化 RAM 吗？
[英]In Intel Quartus, can I initialize RAM using a string parameter?
我需要用不同的数据文件初始化同一个 ram 模块的几个实例，我想这样做如下： 在我的顶级实体中，将它们初始化如下： 但是当我尝试这样做时，我收到以下错误： 如果我对文件名使用字符串文字，它可以正常工作： 关于如何在不创建同一文件的副本来更改输入文件的情况下实现这一点的任何想法？ 编辑：我认为 Ve ...
为什么 Xilinx 的乘法器 IP 乘积位宽多了一个位？
[英]Why does Xilinx's Multiplier IP product bitwidth have an extra bit?
Xilinx 的复数乘法器 IP 文档 (PG104) 有关于输入和 output 位宽设置的说明： Output 宽度：选择 output 产品实部和虚部的宽度。 当设置 A 和 B 操作数宽度时，这些值会自动初始化以提供全精度乘积。 复数乘法的自然宽度是输入宽度之和加一。 如果 Outpu ...
由于编译错误，无法在 quartus 中实例化软处理器设计（Error10170）
[英]Cant instantiate a softprocessor design in quartus because of compile errors(Error10170)
我在 quartus ver 18.0 中进行了平台设计设计，我想在为 MAX10DE10 lite 开发套件制作的模板设计中实例化它我尝试编译它，它给了我这个错误错误 (10170)：DE10_LITE_Golden_Top.sv(2) 附近文本处的 Verilog HDL 语法错误：“(”；期 ...
在 pynq FPGA 板上使用 migen 或 chisel HDL 语言
[英]Using migen or chisel HDL languages on pynq FPGA boards
我目前正在使用 TUL 制造的 pynq-z2 FPGA 评估板来设计应用程序。 它上面有一个处理器+FPGA SoC Zynq7020。 pynq python package 允许我们通过 jupyter notebook 很好地与 PS 和 PL 交互。 我想知道我们是否可以在支持 pynq ...
Verilog 基本门数据流不适用于 NAND 和 NOR，但适用于 XNOR 和 XOR
[英]Verilog basic gate data flow not working for NAND & NOR, but works for XNOR & XOR
我有一些使用数据流语句的基本代码，但 nor 和 nand 函数不适用于此。 我收到这样的错误： 我可以尝试什么来解决这个问题？ ...
查找 Verilog 数组中存在的最大数量
[英]Find Maximum Number present in Verilog array
我曾尝试编写一个小的 verilog 模块，该模块将在一个数组中找到最多 10 个数字。 目前，我只是在尝试验证模块的正确性，而没有进入将执行此类任务的特定 RTL 方法。 当我合成这个模块时，我只看到了几个寄存器。 仅此而已。 理想情况下，output 应该是 7，即索引 4，但我在 FPGA 板 ...
在信号下降沿后进行延迟，然后在 VHDL 中执行某些操作
[英]Make a delay after falling edge of signal and then do something in VHDL
我想知道如何按此顺序执行以下操作： 首先检测输入信号的下降沿（ rd ），然后等待15 ns ，最后对变量进行必要的更改，例如将db_input 8bits 向量存储到db_output 8bits 向量中。 ...
有没有办法将 AES 算法的输出映射到 nexys a7 上的十六进制显示？
[英]Is there a way to map output of AES algorithm to hex display on nexys a7?
我正在 Nexys A7 上实施 AES 算法，但我不明白如何显示输出。 如何在十六进制显示器上显示输出的前 4 个字节或后 4 个字节？ 我已经包含了测试平台和 AES 模块。 `包括“AES.v” ...
iCE40 FPGA 中的级联 BRAM
[英]Cascading BRAM in iCE40 FPGA
我对 FPGA 和 Verilog 真的很陌生。 我一直在研究控制 Noritake Itron VFD 显示器的 Tri-SPI PHY。 我想要实现的功能之一是 FPGA 本身的帧缓冲存储器。 我正在使用具有 64kbit BRAM（8Kbytes）的 iCE40LP1K。 但是 Verilog ...
xilinx 的 axi4-stream 交换机 IP 上的 masters 和 slaves 接口是否可以配置相同的 tdata 宽度？
[英]Is it possible to configure the same tdata width on the masters and slaves interfaces on the axi4-stream switch IP of xilinx?
我必须将 AXI 流交换机 IP 连接到我的 FPGA VIVADO 设计中，该交换机有两个从设备和一个主设备。 入站数据宽度为 32 位，我也需要数据出站宽度，但无论我如何配置 IP，似乎出站数据宽度将始终等于入站数据宽度的一半（如果我将有 3 个主站和 1 个从站，比特比为 1/3 ...... ...
如何启动FPGA的DDR内存？
[英]How to boot ddr memory of an FPGA?
我有 nexys 4 ddr 板，板载内存为 128MiB，我通过 Vivado 内部名为 Memory Interface Generator 的 IP 访问它。 但例如，与 BRAM IP 不同，它有一个 .coe 文件来初始化板的 BRAM，这里对于板的 ddr 内存，我找不到用一些数据初始化 ...
在 Verilog (Vivado) 中向寄存器添加不同数字的问题
[英]Problem with adding different numbers to a register in Verilog (Vivado)
我目前正在大学课堂上学习使用 Vivado 在 Verilog 中进行数字系统设计。 我的最后一个项目是美式足球记分牌。 我正在努力实现得分功能（对于两个团队），我在将 6、3、2 和 1 分添加到总分登记册时遇到了问题。 每个点输入都链接到一个开关。 我想要它到哪里，如果我移动一个开关，它会为输 ...
无法使用 vid 0403、pid 6010 打开 ftdi 设备
[英]Unable to open ftdi device with vid 0403, pid 6010
我正在尝试为我的 ECP5 评估板构建此示例。 它运行良好，直到应该开始上传到 FPGA。 然后它给了我这个错误： lsusb输出，请注意带有 vid 0403 和 pid 6010 的设备在那里： 连接设备后dmesg输出： 我不明白它在那里时如何找不到设备。 我在虚拟机中运行 Ub ...