在 FPGA 中生成多个延迟通道
[英]Generating multiple delayed channels in FPGA
试图找到一种在 FPGA 上实时实现多通道延迟信号的方法。 我的目的是 A/D 一个连续的音频信号，并将信号分成 10 个输出通道，每个通道的时间延迟不同的延迟量。 每个通道之间的延迟在 10us 到 50us 之间变化。 我正在尝试对音频信号进行波束成形。 ...
如何将 inout 数据端口连接到多个 IO
[英]How to connect the inout data ports to multiple IOs
我正在使用 ArtyA7 开发板开发 SPI Master，我想知道是否可以将 inout 数据端口连接到将连接到多个 spi 从设备的多个 IO？ 我试过这样做： 其中 spi[i] 是一个输入端口。 但是当我打开实现的设计时，我看到 vivado 只实现了最后的约束。 我的流程有什么问题？ ...
在 FPGA 中使用 nioss2 处理器添加两个数字
[英]Add two numbers using nioss2 processor in FPGA
我是 FPGA 和 nios2 的新手。 我想使用 niosII 添加两个整数。 当我要添加两个整数时，我编写了这样的 C 代码。 这段代码给了我正确的答案。 现在我的问题是哪个处理器执行了a+b操作？ 计算机或FPGA板？ 使用自定义组件来执行此操作是否必不可少？ niosII 中是否有任何 ...
在寄存器/触发器分配期间，在 Vivado 仿真中看不到时钟周期延迟
[英]Not seeing a clock cycle delay in Vivado simulation during a register/flipflop assignment
我正在尝试从信号ext_sample_clk生成一个脉冲。 我的设计目前有 2 个时钟信号， clk和ext_sample_clk ，这是我通过测试平台生成的。 以下是我的简化代码。 除此之外，我还有clk和 reset 生成逻辑，为了简单起见，我没有显示。 如果需要，我可以分享这些。 与 ex ...
HLS：如何分离 AXI4 信号
[英]HLS: How to separate AXI4 signals
我正在尝试编写一个使用 AXI4 流协议与前一个和下一个模块进行通信的模块。 模块使用以下通信信号： TDATA，16 位， TKEEP，它是 2 位， TUSER，即 1 位， TVALID，即 1 位， TREADY，它是 1 位，朝向前一个模块，以及 TLA ...
localparameters 使代码通用以支持不同的数据宽度
[英]localparameters to make code generic to support different data widths
我目前正在设计通用的 Verilog 逻辑，以便我可以根据作为输入传递给模块的参数修改寄存器的宽度。 参数是RWIDTH和BWIDTH 。 目前我正在测试两种情况 RWIDTH=16, BWIDTH=16和 RWIDTH=20, BWIDTH=16 我在使代码适应不同的宽度时遇到了一些问题。 下 ...
在 verilog 中使用 Xilinx 7 系列和 CARRY4 使 4 位加法器适合单个切片
[英]Make a 4-bit adder fit in a single slice using Xilinx 7 series and CARRY4 in verilog
我正在尝试使用 verilog 使用 7 系列中的 CARRY4 原语制作 4 位加法器。 我写的模块如下： 我在“7 系列库指南”中找到了 CARRY4 的代码。 现在我认为这将在单个切片中实现并使用 4 个 LUT。 但是在实施之后，它使用了 20 个 LUT。 有没有办法让它使用单个切 ...
使用 PC 对 FPGA 施加激励
[英]applying stimulus to FPGA using PC
有什么方法可以从我的 PC 本身在我的 FPGA 板上应用激励信号，并在任何仿真软件中查看硬件的输出？ 我正在研究 numato 实验室（elbert V2）提供的 Spartan 3A 开发板https://numato.com/product/elbert-v2-spartan-3a-fpga- ...
将串行数据发送到 ZedBoard 上的 FPGA 设计
[英]Sending serial data to FPGA design on ZedBoard
我已经为 UART 创建了接收器设计。 在测试台上使用刺激进行测试确实显示了正确的功能。 我现在要尝试的是在真实硬件上对其进行测试，但我不确定如何能够以特定波特率将数据从 PC 串行发送到 FPGA。 二进制输入data_in_sim所需的 output data_out_sim （显示为 ASCI ...
错误：[VRFC 10-2951] 'WIDTH_DIFF' 不是常量
[英]Error: [VRFC 10-2951] 'WIDTH_DIFF' is not a constant
我正在尝试对数据路径进行一些宽度操作，并且需要在必要时填充一些零。 我已经在 verilog 中编写了以下逻辑并尝试进行综合。 以下代码是一个最小的工作示例，显示了我面临的问题。 当我运行下面的代码时。 当我使用 Vivado xvlog 编译代码时，我得到以下信息。 我一直在查看与我的Verilo ...
Diamond/ModelSim 布线后时序仿真问题
[英]Diamond/ModelSim post-route timing simulation problems
我是 TinyFPGA 的新手，所以我需要一些帮助，我正在为传感器和执行器开发一个 Tiny FPGA 项目，其中每个 tinyFPGA 提供一个 8 位数字传感器输入，以及一个具有不同操作模式的 4 个执行器 output（在/off、PWM 和脉冲）——它们使用 WS2811 像素“协议在环中串 ...
如何从 SoC 直接写入 FPGA 外设？
[英]How to write directly to FPGA peripherals from SoC?
我正在研究 Altera Cyclone V SoC。 我试图从我的 SoC 直接写入 FPGA 外设，但是，hwlib 库只包含 function alt_write_word，我知道这个 function 在写入主 memory 之前先写入缓存。在 NIOS II 中，内置在 function ...
如何控制 Kristen FPGA 实现多余的寄存器？
[英]How can you control Kristen FPGA from implementing excess registers?
我正在使用 Kristen 为神经形态处理器生成 Verilog FPGA 主机接口。 我已经按如下方式实现了基本主机， 最终结果是我看到生成了大量的寄存器，我必须缩小 NMP 大小以适应我的 FPGA 的限制。 有没有办法控制这里生成的寄存器数量？ 显然我需要存储这些不同字段的设置。 我在这里错 ...
从 github 操作运行时 aocl 命令无法正常工作
[英]aocl command not working correctly when run from github actions
我正在尝试让 github 操作在自托管的运行器中与英特尔 FPGA 一起使用。 任何时候尝试从主机到 FGPA 的通信都会出现如下错误： 如果我运行任何 aocl 命令或运行任何在系统中正常使用 OpenCL 运行时环境的应用程序，它都可以正常工作。 只有当它通过 github 操作运行时才会 ...
$readmemh 不从数据文件中读取值
[英]$readmemh doesn't read the values from data file
我正在使用readmemh ，例如： 我的x.data文件如下所示： 当我在模拟过程中尝试使用rom[20]时，我看到了 XXX 值。 另外，我在模拟过程中检查了所有rom数据值，我看到了 XXX,XXX,..,XXX 我不确定我是否以正确的方式使用$readmemh 。 ...
一个串行闪存上的 FPGA 多个固件（intel/altera）
[英]FPGA multiple firmwares on one serial flash memory (intel/altera)
将多个固件预加载到闪存中。 我可以让 FPGA 在运行期间重新启动并开始加载其固件，而不是从闪存驱动器的开头，而是从不同的存储区域？ 这会加载不同的固件预设。 ...
如何在不接受来自 Basysy3 FPGA 的多个输入的情况下将有限状态机正确实现到 VHDL 中
[英]How do I correctly implement a Finite-State Machine into VHDL without taking in multiple inputs from Basysy3 FPGA
我是 VHDL 的新手，我正在尝试将以下状态机实现到 VHDL（下面提供的状态图）中。 当我按下 Basys3 FPGA 板上的按钮（P 输入）时，输出是随机状态。 我怀疑这是因为时钟在单次按下期间经历了许多周期，因此从单次按下时接收了 1 个以上的输入，但我不确定。 有什么我可以做的来解决这个问题 ...
如何在没有 PS 逻辑的情况下将数据从 FPGA 写入 DDR3 内存
[英]How to Write data from FPGA to DDR3 memory without PS Logic
我正在使用 zynq7000 系列 fpga，我想将数据从我的 fpga 写入 micron ddr3 sdram 内存而不使用 PS 逻辑（仅使用 PL）我是基于内存的设计的新手，我可以得到任何帮助来设计使用 PL 的逻辑或任何参考。 提前致谢。 ...
iCE40 Ultra Plus 5k — 如何设置 PLL（无专有 GUI 工具）（续）
[英]iCE40 Ultra Plus 5k — how to set PLL (without propietary GUI tools) (continued)
在这个问题中，我被建议使用现有的库来测试 iCE40 Ultra Plus 5k 的 PLL。 我买的Icebreaker V1.0e板子是这样的： 外部 12 MHz 振荡器连接到 Lattice iCE40UP5k （封装 SG48）的引脚 35 （标记为绿色） 。 引脚 35 具 ...