vivado hls和vivado中资源利用率表现不同
[英]Different resource utilization shows in vivado hls and vivado
我在vivado HLS中实现了这个循环计算。 DSP48E 利用率结果为 189。 我导出这个模块并在 vivado 中运行综合。 DSP48 利用率结果为 39。 我想知道为什么结果大不相同？ ...
SystemVerilog: 数组部分 select +: 是否可以由 Vivado 合成变量开始？
[英]SystemVerilog: is the array part select +: with variable start synthesizable by Vivado?
如果我有一个向量并且我想从某个地方开始读取它的一部分，我可以使用语法“vector[staring_point +: output_length]”，starting_point 是 integer 吗？ 可以合成吗？ 如果我写这样的代码： 设计就是这样，输入和 output 绑定到 GPIO。 ...
为什么一个简单的D触发器使用Event Control Statement和Wait statement时，output会不一样？
[英]Why is there a difference in output when using Event Control Statement and Wait statement for a simple D Flipflop?
我已经为具有同步低电平有效复位的简单上升沿触发的 d 触发器创建了一个测试平台。 在测试台中，第一种情况在“@posedge clk”处提供输入，在第二种情况下，我根据“wait 10ns”语句提供输入。 在第一种情况下，触发器的 output 在一个时钟周期后发生变化，而在第二种情况下，它在模拟 ...
VHDL：由 integer 索引的大 slv 数组切片（大复用器）
[英]VHDL: big slv array slicing indexed by integer (big mux)
我想在 VHDL 中对 std_logic_vector 进行切片，以获得固定尺寸的部分。 一般的问题是：din N*M bits dout M bits sel clog2(N) bits 示例中的预期行为（伪代码）：输入 16 位，希望将其分成 4 个子向量，每个子向量为 4 位。s ...
我在生成比特流时遇到引脚规划错误，这是什么问题？
[英]I got pin planning errors while generating bitstream, what is the problem here?
生成比特流时出现以下错误： [DRC NSTD-1] 未指定的 I/O 标准：14 个逻辑端口中有 9 个使用 I/O 标准 (IOSTANDARD) 值“DEFAULT”，而不是用户指定的特定值。 这可能会导致 I/O 争用或与电路板电源或连接性不兼容，从而影响性能、信号完整性，或者在极端情况 ...
在 CentOs 中安装 Vivado ML 2021.2 但进程在“生成已安装的设备列表”中挂起
[英]Installing Vivado ML 2021.2 in CentOs but process is hang in 'Generating installed device list'
任何人都可以帮我弄清楚为什么安装挂在“正在生成已安装的设备列表”上，以及如何在不重新开始整个过程的情况下解决它。 我正在使用 CentOs。提前致谢 ...
嵌入式linux系统(arm linux)如何刷新CPU缓存
[英]How to refresh the CPU cache in the embedded linux system(arm linux)
我正在使用 zynq 开发板。 由于DMA的存在，我的CPU缓存无法检测到memory的变化，在裸机开发中，我可以使用xilinx提供的缓存function来解决这个问题。 我想知道linux里面有没有类似function的，怎么用在 Linux kernel 源码中，我找到了这个文件和函数，我应该 ...
获取 VHDL 中实数的 IEEE-754 单精度表示
[英]Get IEEE-754 single precision representation of a real number in VHDL
我想将一个实数转换为他的位表示，在 VHDL TB 中使用符号、指数和尾数字段用于测试目的（作为 32 位的 STD_LOGIC_VECTOR）。 有没有办法直接在 VHDL 中将实数转换为这种表示形式？ 我知道在 C 中可以使用结构来实现它，但我不知道在 VHDL 中是否可行。 谢谢你。 编辑： ...
在英特尔 FPGA 监控程序上运行“make DETECT_DEVICES”时出错
[英]Error running 'make DETECT_DEVICES' on Intel FPGA Monitor Program
我目前正在尝试在我的 DE 系列板上运行 ARM 程序集。 但是，当我尝试打开我的项目时，英特尔 FPGA 监控程序出现以下错误： 运行“make DETECT_DEVICES”时出错。 （java.io.IOException：管道正在关闭） 我该如何解决？ ...
在verilog中延迟具有N个时钟周期的32位信号
[英]Delay a 32-bit signal with N clock cycle in verilog
我正在尝试使用移位寄存器来延迟 32 位信号。 我的逻辑是单个触发器将信号延迟 1 个时钟，所以我使用移位寄存器，因为它是触发器的组合，有人可以指导我这段代码有什么问题。 ...
Vivado 硬件管理器未检测到我的 ARTY A7
[英]Vivado HW manager does not detect my ARTY A7
我在 Windows 10 上安装了带有所有驱动程序的 Vivado(2022.2) ML Standard。当我尝试在 Vivado 硬件管理器中自动或手动连接 ARTY A7 时，设备没有显示。 我尝试了什么： 换了USB线， 将设备连接到正在工作的其他 PC， 重装vivado， 通过运行 ...
Verilog - 输出 exuals 到 XXXXXXXX
[英]Verilog - output exuals to XXXXXXXX
我正在尝试设计一个 32 位 ALU。 当使用 Modelsim 进行模拟时，输出 R 会像这样与 x 和 0 混合，在时间 = 20 时计算加法，在时间 = 40 时计算减法。 在 ALU 中，我只调用 3 个模块。 加法器、减法器和 32 位 2x1 多路复用器。 除了加法器和减法器，我将在 ...
我如何使用 GCC 编译一个二进制文件，它可以用于我的 FPGA，我已经使用 verilog 进行合成
[英]How can I use GCC to compile a binary file which can be used for my FPGA,where I have used verilog to synthesis
首先我用verilog合成了一个支持RISCV32IM的CPU，但是无法测试CPU是否正常工作。 我希望有一个编译器（比如GCC）能生成指令帮我测试，但是一般的编译器只能生成需要操作系统的EXE文件。 显然，我的FPGA做不到这一点。 我只需要一系列能在FPGA上运行并能实现相应功能的RISCV32 ...
Quartus-FPGA：禁用路径优化
[英]Quartus-FPGA: Disable Path Optimization
你好。 我有一个这样的模块。 它所做的基本上是延迟 output。我希望它在我的 FPGA 硬件中引起延迟。 但是当我检查 RTL Viewer 时，我看到 Quartus 优化了路径并且它不再像我想要的那样工作。 output 直接连接到输入，而不是在它们之间有 10 个非门。 我将所有电线 ...
FPGA管脚极性含义
[英]FPGA Pin Polarity meaning
我一直在使用 Radiant Software 在 Lattice Seminconductor FPGA 上分配引脚。 FPGA 嵌入在包含 LED 和按钮的评估板上。 打开window分配管脚时，每个管脚都有一个名为“极性”的列来描述，如下所示。 可以看出，引脚 H1 和 J1 的极性相反。 ...
如何在verilog中循环可变数量？
[英]How to loop for a variable amount in verilog?
在任何硬件定义语言中，我知道我们不能声明一个循环来为某个变量在某些电路上循环 n 次，而我们需要为一个固定值循环。 所以我想问一下，如果我有以下代码片段：我正在用 verilog 编写某种伪代码，这是一个未完成的代码。 我想做类似这样的东西，但我又一次知道这在硬件描述语言中不起作用，所以我应该如何 ...
ModelSim DUT 未显示在 sim 面板中
[英]ModelSim DUT not showing up in sim panel
我正在和一个朋友一起做一个项目。 下面是运行 RTL 仿真时我的 ModelSim 面板的屏幕截图。 您可以看到DUT 出现了，我可以扩展它并将波形添加到波形图中。 但是，当他以相同的方式运行相同的测试台时， DUT 不会出现在 sim 面板中，因此他无法验证测试台是否正常工作。 有谁知道为什么会发 ...
试图找到 $realtime 的 Verilog 版本（SystemVerilog 函数）？
[英]Trying to find Verilog Version of $realtime (SystemVerilog function)?
我正在尝试重写一些要在 FPGA 上实现的 Verilog 文件。 这意味着我需要将一些 SystemVerilog 重写为 Verilog，以便可以对其进行综合。 我使用的代码具有 realtime.net 类型并调用 function $realtime，我不知道如何将其重写为常规 Veril ...
当输入是按钮时，如何制作密码 FSM？
[英]How do I make a passcode FSM when the inputs are buttons?
我正在尝试在 System Verilog 中编写一个 FSM 作为密码检测器。 将使用标有 b1、b2、b3、b4 的 4 个按钮输入密码。 正确的密码是 b1-b2-b3-b4。 这是我对前两种状态的逻辑和代码： 我的 FSM 从 STA 到 STB 正常，但是在从 STB 到 STC 输入正 ...
基于全计数的按钮去抖动电路：
[英]Button debouncing circuit full count based:
我正在尝试按照 Volnei 的书中介绍的方法（基于完整计数）在 FPGA 上练习去抖动（“Circuit Design with VHDL third edition”）。 该电路的一个非常重要的特性是定时器的构造方式，它消除了对比较器（大型电路）的需要。 例如，对于刚刚给出的数值，$S = 5 ...