使用 Verilog 或 VHDL 进行逻辑（芯片）设计的测试驱动开发 (TDD) 经验
[英]Experiences with Test Driven Development (TDD) for logic (chip) design in Verilog or VHDL
我在网上查看过，讨论/示例似乎是针对传统软件开发的。 由于 Verilog 和 VHDL（用于芯片设计，例如 FPGA 和 ASIC）与软件开发 C 和 C++ 类似，因此看起来很有意义。 然而，它们在根本上是并行的并且需要硬件来完全测试它们之间存在一些差异。 你有过哪些好的和坏的经历？ 您可以建 ...
算法FPGA主导CPU
[英]Algorithms FPGAs dominate CPUs on
在我生命的大部分时间里，我都编写了CPU; 虽然对于大多数算法来说，CPU / FPGA上的大哦运行时间保持不变，但常数却大不相同（例如，大量的CPU功率浪费了数据周围的混乱;而对于FPGA，它通常是计算限制的）。 我想了解更多相关信息 - 任何人都知道有关以下问题的好书/参考文件/教程 ...
如何强制linux内核枚举PCI-e总线？
[英]How can the linux kernel be forced to enumerate the PCI-e bus?
Linux内核2.6 我有一个加载到GPIO上的fpga连接到运行linux的开发板。 fpga将通过pci-express总线传输和接收数据。 但是，这是在引导时枚举的，因此没有发现链接（因为在引导时未加载fpga）。 如何在linux中强制重新枚举pci-e总线？ 有一个简 ...
添加 std_logic_vectors 时出错
[英]Error adding std_logic_vectors
我想要一个添加两个 std_logic_vectors 的简单模块。 但是，将下面的代码与 + 运算符一起使用时，它不会合成。 我从 XST 收到的错误消息第 17 行。+ 在这种情况下不能有这样的操作数。 我想念图书馆吗？ 如果可能的话，我不想将输入转换为自然数。 非常感谢 ...
FPGA的一些实际应用是什么？
[英]What are some practical applications of an FPGA?
我对我的程序支持七段显示器感到非常兴奋，但当我向不在现场的人展示时，他们总是说“你能用它做什么？” 我永远无法给他们一个简明的答案。 谁能帮我吗？ ...
VHDL中的3级MD5流水线
[英]3-stage MD5 pipeline in VHDL
我正在尝试根据此链接实现3阶段MD5管道。 特别是第31页的算法。还有另一个描述数据转发的文档 。 MD5算法在RFC1321中描述。 这是在FPGA中完成的（Terasic DE2-115）。 这个项目中没有原理图，只有VHDL代码 使用这段代码，我在第0轮的第一阶段得到了正确 ...
在哪里可以找到有关ModelSim错误代码的确定列表？
[英]Where can I find a definitive list of the ModelSim error codes?
我正在通过ModelSim运行一些VHDL。 每个错误和警告都有其自己的错误代码（例如： (vcom-1292) Slice range direction "downto" specified in slice with prefix of unknown direction.这仅是示例消息 ...
近似e ^ x
[英]Approximate e^x
我想近似e x函数。 是否可以使用基于样条类型的多种方法来实现？ 即，在x 1和x 2之间 y 1 = 1 x + b 1 ，x 2和x 3之间 ， 然后 y 2 = a 2 x + b 2 等等 这适用于专用的fpga硬件，而不是通用CPU。 ...
在FPGA中编译日期和时间
[英]Compile Date and Time in FPGA
我可以在VHDL中使用类似于C- __DATE__ -Macros __DATE__和__TIME__来使FPGA中的编译时间作为一种版本时间戳？ 作为一个>>> new-cmer <<< to VHDL我想修改以下现有代码，它将硬编码日期放入FPGA寄 ...
Spartan-3E 上的随机数生成
[英]Random number generation on Spartan-3E
我需要在 Spartan-3E FPGA 上为我的遗传算法生成伪随机数，我想在 verilog 中实现它：你能给我任何指示吗？ ...
等到<signal> =1 在 VHDL 仿真中永远不会为真
[英]Wait until <signal>=1 never true in VHDL simulation
下面是我正在运行的代码。 我的问题是为什么第三个不wait until在modelsim中触发？ 控制台输出只是GOT HERE 。 它永远不会到达GOT HERE 2 。 我认为连续两次wait until <SIGNAL> = 1都可以，因为条件两次都为真。 我没有在那里添加“事件” ...
快速，小面积和低延迟的部分排序算法
[英]Fast, small area and low latency partial sorting algorithm
我正在寻找一种快速的方法来对81个数字进行部分排序 - 理想情况下，我希望提取最低的16个值（16这个值不是绝对正确的顺序）。 目标是FPGA中的专用硬件 - 所以这有点复杂，因为我希望最终实现的区域尽可能小。 我查看并实现了奇偶合并排序算法，但我理想地寻找可能对我的需求更有效的任何东西 ...
在 FPGA 上实现实时、运行时编译器
[英]Implementing a real-time, run-time compiler on an FPGA
我很想听听人们对在 FPGA 上实现编译器有多难的看法。 这可能只是一个编译器后端，例如 LLVM，并且实现只需要 LLVM IR 和 output 机器代码。 这样做的目的是允许 - 可以这么说 - 源代码（或中间表示代码）的实时执行，从某种意义上说，您： 将 FPGA 配置为特定语言（例如 C） ...
如何在Ubuntu下启动Xilinx ISE Web Pack？
[英]How to launch Xilinx ISE Web Pack under Ubuntu?
我已经在Ubuntu 12.10上下载并成功安装了Xilinx ISE Web Pack 14.4，尽管我无法启动它。 ...
如何使用F＃编程FPGA
[英]How to program FPGA using F#
我通常使用F＃编写数值算法。 F＃中的函数编程构造有助于以非常自然的方式表达算法。 我经常最终得到一个简洁易懂的实现，并且如果有并行机会可能能够快速并行化。 我想知道有一种方法可以将F＃程序编译成FPGA 。 通过这种方式，我仍然可以使用F＃来避免FPGA编程中的样板代码，并在FPG ...
在不同级别上测试FPGA设计
[英]Testing FPGA Designs at Different Levels
在SO上已经讨论了FPGA测试策略的各个方面，但我找不到/讨论/回答过以下问题： 您应在什么级别上模拟FPGA设计，并在每个级别上进行验证？ 如果您使用诸如x级别测试（其中x =块，子系统，功能或其他东西）的概念来回答，请描述x适合您的情况。 诸如典型的大小，复杂性或示例之类的东西 ...
如何在 Verilog 中初始化推断块 RAM (BRAM) 的内容
[英]How to initialize contents of inferred Block RAM (BRAM) in Verilog
我在 Verilog 中初始化推断 ram 的内容时遇到问题。 ram的代码如下： 我遇到了命令 $readmemh。 但是，它的文档似乎很少。 我应该如何格式化包含数据的文件？ 另外，如何在实例化此模块时将文件作为参数传递，以便我可以从不同文件加载此模块的不同实例？ 我希望初始化的内容可用 ...
LUT，逻辑单元，逻辑单元，系统门之间的关系
[英]Relation between LUTs, logic cell, logic elements, system gates
我的问题与这些术语之间的差异和关系有关： 的LUT 逻辑单元 逻辑元素（LE） 系统门 我知道很大程度上取决于FPGA生产商，但是例如FPGA供应商就是其中一个产品的状态：具有100.000系统门的FPGA等效aprox。 至1.5k LE。 我 ...
将FPGA高效集成到计算机系统中
[英]efficient integration of FPGA into computer system
FPGA在业界得到广泛应用，通过在FPGA而不是软件上实现程序来获得更好的性能。 这些公司如何有效地将FPGA集成到他们的系统中？ 我对FPGA的经验非常有限，并且只使用USB和串行端口连接它们，我想这不是最好地利用FPGA实现的方法。 那么这些公司做了什么呢？例如，他们是否使 ...
在C中操作80位数据类型
[英]Manipulating 80 bits datatype in C
我在C中实现了一些涉及80位密钥的加密算法。 特定操作涉及旋转移位键x位数。 我已经尝试过long double类型，如果我没有错，那就是80位，但这对于bitshift运算符不起作用。 我能想到的唯一选择是使用10元素char数组和一些复杂的循环和if-else。 我的问题 ...