标签[verilog] 第10页 - 堆栈内存溢出

[英]concurrent assignment to a non-net port is not permitted in module call in verilog

我收到以下端口错误。谁能纠正这个。我附上了使用端口的所有代码段。主模块试验台：这是错误消息： ERROR: [VRFC 10-529] concurrent assignment to a non-net port is not permitted [D:/Vivado/nor ...

这些错误在 Verilog 中意味着什么？

[英]What do these errors mean in Verilog?

xmvlog：*E，DUPUNI：单位“worklib.scenario2:sv”在文件“design.sv”和“testbench.sv”中多次定义。 xmvlog: *E,MNPDEC: 先前声明的模块名称 (scenario2)。对重复的模块名称使用 -ALLOWREDEFINITIO ...

在一个时钟周期内重置所有 RAM 内容

[英]Reset all the RAM content in one clock cycle

在下面的模块中，我想将内存的所有内容重置为 0。我将值写入 RAM，然后在我的代码中间，现在我需要将 RAM 的所有值重置为零。在不向 RAM 的每个元素写入零的情况下如何做到这一点？换句话说，有没有办法在一个 clk 中重置 RAM？ ...

警告：只找到一个数据片段。您是否指定了有效的“从/到”时间？

[英]Warning: Only a single slice of data found. Did you specify valid 'From/To' times?

我已经为逆变器电路输入了设计代码和测试台代码。输入是4位，输出也是。我尝试使用以下方法显示波形：但是，它不断给我信息：警告：只找到一个数据片段。您是否指定了有效的“从/到”时间？有谁能够帮我？我的代码链接： https ://edaplayground.com/x/EY ...

并行输入并行输出寄存器

[英]Parallel In Parallel Out Register

PIPO模块实现了一个并行输入并行输出寄存器。它接收这些输入（clk、reset、pipo_in、load）和一个输出（pipo_out）。如果复位信号为 HIGH，pipo_out = 0。如果负载信号为 HIGH，则无论新的 pipo_in 即将到来，都将是输出。但是，如果负载信 ...

单稳态多谐振荡器仿真

[英]Monostable multivibrator simulation

monostable模块实现了一个单稳态多谐振荡器。它接受三个输入（clk、reset、trigger）并输出一个（ pulse ）。触发输入触发模块。触发时，输出信号（ pulse ）会切换到高位，持续一个时钟周期，然后回到低位。输出信号的脉冲宽度可以通过PULSE_WIDTH参数设置 ...

关于 Verilog 中始终块内的延迟的困惑

[英]Confusion regarding Delay inside an always block in Verilog

我指的是流行的论文： Cummings 为 Verilog 行为模型添加延迟的正确方法 http://www.sunburst-design.com/papers/CummingsHDLCON1999_BehavioralDelays_Rev1_1.pdf 从纸上看，如图 3 所示，a ...

同步 RAM 相关

[英]Sync RAM related

我正在尝试为 Verilog 中的同步 ram 模拟以下代码。当我尝试写入特定地址时， dataOut并没有像我预期的那样出现。它在读取指定地址中的数据时跳过 1 个地址。谁能告诉我这个问题？下面是 GtkWave 仿真结果： ...

仿真过程中 FIR 低通滤波器模块错误

[英]FIR lowpass filter module error during simulation

这是一个 FIR 低通滤波器模块，使用 Kogge Stone Adder 进行加法。该错误似乎是在使用 Kogge 石头加法器电路时发生的。如果移除 kogge stone 加法器部分（第 38 -72 行）并且使用第 189 行（m_axis_fir_tdata <= acc0 + a ...

检测同步信号的姿势[不使用@posedge 信号]

[英]Detect posedge for sync signal [Without using @posedge signal]

我正在尝试检测同步信号的 posedge，但我不知道如何相对于时钟实现它 [不使用@posedge signal ]。我可以像@(posedge clk iff ----- ) 那样实现它吗？ ...

指定的非常量表达式只允许使用常量表达式

[英]Non-constant expression specified where only constant expressions are allowed

我在这里有我的虚拟代码。我记得以前是这样编码的。但是我收到一个错误，说在只允许使用常量表达式的情况下使用非常量表达式。如果我必须做同样的事情，如果没有这个错误，我还能怎么做？ ...

$urandom_range() 生成的随机数是否是“循环随机”？

[英]Whether the random numbers generated by $urandom_range() are 'cyclical random'?

它是 SystemVerilog 中用于验证的示例 - 学习测试台语言功能的指南。在类 Driver 中，如果drop==0 ，事务将丢失。为什么drop = ($urandom_range(0,99) == 0)可以在其注释中的每 100 笔交易中随机丢弃 1 笔？我认为这是一个随机下降，概 ...

根据参数值填充或截断向量分配

[英]Pad or truncate vector assignments based on parameter values

我有一个可以配置两个参数的模块。根据这些参数的值，在将输出向量分配给输入向量时，我需要对其进行填充或截断。例如：做这个的最好方式是什么？ ...

仅将值分配给矢量模块输出中的一位

[英]Assign value to only one bit in a vector module output

我有以下代码，但出现错误。我试图只使用输入 A、B 和输出 Y 的四行中的一位。要清楚，我不想使用 AND 运算符，我想使用我制作的 AND 模块. 什么是实现这一目标的好方法？ ...

我在 Verilog 中编写了这段代码，没有错误消息，但它不起作用

[英]I wrote this code in Verilog and there are no error messages, but it doesn't work

这是模块：这是测试台在我进入模拟部分之前，一切似乎都有效。然后，在我尝试对其进行模拟之后，波形中并没有真正显示出来。可能是什么问题呢？ ...

在verilog（自动机）中生成数字序列

[英]Generating number sequence in verilog (automat)

我的任务是创建生成数字序列 323135343355 的 verilog 代码。它应该像自动机一样生成，因此它具有状态，并且序列中的下一个数字是根据其先前的 output 生成的。任务应该以两种方式完成。第一个是序列是永恒生成的（解决了那个，但仍然想知道我的代码是否可以减少。）第二个是当序列 ...

这是真正的 FSM 吗？

[英]Is this a true FSM?

我有一个关于 FSM 的概念性问题，以及以下代码是否是真正的 FSM。这是出于我自己对这个主题的好奇和理解。当我写这段代码时，我的印象是这是一个 FSM，但现在我不太确定了。根据我所做的大量阅读，一个 TRUE FSM 应该只包含一个顺序状态转换块，然后是一个或两个组合块来计算下一个状态和输出 ...

verilog 中的错误“varible cannot be a.net”

[英]error in verilog "varible cannot be a net"

我在 verilog 中写了一个真值表代码，它显示了这个错误“varibale Y cannot be a.net”它是一个设计 CMOS 电路的方程式它还有其他方法来声明变量的值而不是使用真值表吗？或者如果可以解决错误，这种方法是否更好？这是下面的代码 ...

Lint 无法捕获 RHS 和 LSH 宽度不匹配

[英]Lint is unable to catch RHS and LSH width mismatch

下面的逻辑是 2^(3+x)，其中 x 是 2 位值，最大可以有 2'b11，根据下面的逻辑，RHS 将是 1 << 6，即 7'b1000000。 MSB 将被丢弃，因为 LHS 为 6 位。在 Spyglass Lint、VCS 编译 elab、综合结果等中检查了此代码，找不到任 ...

如何在 MSB 对齐的情况下自动扩展数据？

[英]How to auto-extend the data with the MSB aligned?

我现在正试图在 Verilog 中创建一个“打印”来帮助我调试。将短字符串分配给长缓冲区时。例如：缓冲区中的数据将为/0/0/0Hello 处理/0需要很多时钟或很大的区域由于字符串是在合成之前确定的。有什么优雅的方法可以在 MSB 方向上对齐数据吗？我希望数据看起来像Hell ...