堆栈内存溢出
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如何停止测试台中的程序？

[英]How to stop program in testbench?

我尝试编写一个程序来测试带有一个错误位的汉明码。 我的设计部分已经完成，但我的测试台仍然存在一些问题。 当我点击开始时，程序会持续运行很长时间而没有结果，并且永远不会停止。 我的设计是 我的测试台是 我不知道我的代码有什么问题。 整个执行消息 我试过将一些将要使用的变量放在程序的顶部，因为我不知 ...

参数化生成块

[英]Parameterized generate block

我想在我的测试台中创建一个参数化优先级逻辑块。 真值表看起来像在这里，我想参数化输入和输出的数量。 我如何在生成块中实现它？ 这是我现在所做的： 模块 PL #( 参数 N=2 ) ( 输入 en, 输入 [N-1:0] 中， output [N-1:0] 输出 ); 分配 [0] = en ...

RISC-V Core的一些输入/输出的简要说明

[英]Brief explanation of some input/outputs of RISC-V Core

我正在尝试分析来自 ( https://github.com/ultraembedded/riscv/tree/master/core/riscv ) 的 fetch.v 文件的代码，但设计者没有任何文档解释任何内容，我是初学者Verilog 和数字设计的世界。 这些是什么意思和作用？ 设计非常复杂 ...

“assign”后跟“always”——评估的顺序是什么？

[英]"assign" followed by "always" - what is the order of evaluation?

我在 verilog 课程中找到了以下 MAC 代码，但我无法理解 MAC 单元的早期 output 是如何反馈到加法器的，以便它可以将其添加到乘法器 output。 在上面的代码中，我有多个问题 1.是否在数据流定义行（'assign'行）处定义了反馈关系。 2. 模块实例化 my_mult ...

为什么memory个元素没有初始化？

[英]Why the memory elements are not initialized?

我正在设计一个 fifo。 在向 memory 写入数据时，memory 中的元素没有更新并显示 output，如下所示。 设计：设计一个8*8的memory，想把数据写入memory TestBench: ，使用for循环生成要写入memory的元素 这里mem[addr]的内容没有更新，只更 ...

有没有办法简化 verilog 中枚举的案例逻辑？

[英]Is there a way to simplify the case logic for an enum in verilog?

我希望简化用于解码 risc v 微控制器操作码的表达式： 像这样： 这可能吗，我可以向 c++ 中的枚举/类添加方法吗，这值得做吗？如果值得，怎么做？ 这是我的枚举： 如果没有，有人可以告诉我我需要遵循的那种模式吗？ ...

为什么 Vivado 无法识别 System Verilog 中没有模块的包？

[英]Why does Vivado not recognise packages without modules in System Verilog?

我有一个冗长的操作码枚举，我想将其包含在 package 中，以便它可以在整个项目的多个位置使用，这是： 我想将其包含在多个不同的模块 EG 指令解码和 ALU 中，但是 Vivado 似乎无法识别它或将其包含在设计源中，因为文件本身不包含其自身的任何模块。 我希望对此有一些巧妙的解决方案？ 我试 ...

verilog 中的浮点到 ieee 转换器

[英]Floating point to ieee convertor in verilog

我正在尝试创建一个模块，将 3.817 浮点数或任何数字转换为其 IEEE 754 单精度格式的二进制表示形式，并编写一个测试台以显示 output。 我写了以下代码： 我陷入了同样的错误，我不知道该怎么办。 错误是： 创建一个模块，将 3.817 浮点数或任何数字转换为 IEEE 754 单精度格 ...

为什么我会收到此错误消息：生成 if 语句条件表达式的详细说明时间未知或遇到错误值？

[英]Why do I receive this error message: Elaboration time unknown or bad value encountered for generate if-statement condition expression?

当我编写我的 Verilog 代码时，我不断收到以下错误： 我的设计和测试台是设计 最初，我不在error = 1之前添加assign ； 我得到了这个 inte.net 上有人告诉我添加assign ，但我一直收到上面的错误消息。 ...

可变输出流延迟尝试不起作用

[英]Variable output stream delay attempt not working

我试图开始工作的模块接收一个脉冲数据流，脉冲发生在 500 到 12500 个 clk 周期之间，它需要将流延迟 500 到 12500 个 clk 周期之间指定数量的 clk 周期。 但是没有使用 12500 位移位寄存器。 我写了一些在行为模拟中起作用的代码，但在后期综合中不起作用。 我知道从 ...

为什么我们在用 Vivado 在 Verilog 中构建 T 触发器时必须添加“clr”（干净的输入线）？

[英]Why do we have to add a "clr" (clean input wire) while forming a T flip-flop in Verilog with Vivado?

我正试图在 Verilog 中形成一个 T 触发器。 我正在研究“使用 FPGA 进行数字系统设计：使用 verilog 和 vhdl 实现”中的 verilog，T 触发器的代码如下： 由于切换操作，我理解我们使用它的 xor 部分。 我试图在不使用“clr”的情况下形成它，但它没有用。 （我 ...

当灵敏度列表有两个上升沿时，边沿触发触发器的行为类似于透明锁存器

[英]Edge triggered flip flop behaving like a transparent latch when sensitivity list has two rising edges

在使用 Quartus Prime Lite Edition 编程的 Terasic DE10-Lite 上进行尝试。 SW[0] 是一个开关。 LEDR[0] 是一个 LED。 KEY[0] 是一个按钮。 按钮低电平有效。 我想模拟一个触发器，它将 SW[0] 存储在寄存器 r0 中，并在 ...

在 Verilog 中使用参数

[英]Utilization of parameters in Verilog

我一直以传统方式使用 Verilog 参数，即将它们传递给模块实例化以允许使用不同的规范。 换句话说，用于用给定的参数值替换 HDL 代码中的文本。 我也可以用它来进行逻辑计算吗？ 如果我声明以下参数：parameter CONST = 100; 据我了解，CONST 将是 32 位（整数）。 例如 ...

从二维数组 SystemVerilog 为二维数组赋值

[英]Assign value to a 2D array from a 2D array SystemVerilog

我对 SystemVerilog 很陌生，我试图从另一个二维数组为二维数组赋值，但每次编译时都会出现此错误： 错误：（vlog-13069）../src/dadda tree/daddaTree.sv（75）：靠近“[”：语法错误，意外的“[”。 这里的代码： 我可以将整个原始位分配为assign ...

Verilog 是否允许在字符串文字中使用 Unicode 字符？

[英]Does Verilog allow Unicode characters in string literals?

我有一个客户有一个 Verilog 2012 文件（他隐含地声称是有效的），其中包含一个包含非 ASCII 字符的文字字符串（该文件是 Unicode）。 这是文本的摘录： “CMN.\n0”后面的“破折号”实际上是 Unicode 十六进制 #2013 (EM Dash)。 Verilog ...

在 verilog 模式下使用 AUTOINST 时如何不分离输出和输入

[英]How to no separate into Output and Input when using AUTOINST with verilog-mode

对于像这样的 InstModule verilog-mode 将扩展它 进入这个 但是，我希望它可以是这样的。 就像声明顺序一样，不分成两组。 是否有我可以依赖的 verilog 模式设置？ 或者有没有办法修改 verilog-mode.el 来实现这个？ 我搜索了https://veripool ...


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