MAC 操作的 VCS 模拟问题
[英]Problem with VCS simulation for MAC operation
我打算编写和模拟执行 MAC 操作的模块。 我的代码如下所示 我使用 VCS 进行模拟，但是， pe_out保留了xxxxxxxx ，如下图所示。 false wave我让朋友用verilator模拟了一下，可以正常使用。 如果我删除pe_reg <= pe_reg + m_reg ，它仍然 ...
写testBench时如何按顺序执行Verilog？
[英]how do I execute Verilog in order when writing testBench?
下面是我的 Verilog 代码 但我必须等待 1100 ns 才能检查 err 的值 我如何让 Verilog 在代码 1 之后执行代码 2， 但我不想告诉代码它应该是 1100ns， 我该如何编辑我的代码？ 我想知道如何编辑代码 2 ...
main.v:22: 错误：生成“循环”变量“j”时缺少 genvar
[英]main.v:22: error: genvar is missing for generate "loop" variable 'j'
我有以下 Verilog 代码用于使用进位先行加法器的乘法器。 当我运行该代码时，出现两个错误。 我的代码： 为此，显示的错误是： 如何修复这些错误？ ...
Verilog - 输出 exuals 到 XXXXXXXX
[英]Verilog - output exuals to XXXXXXXX
我正在尝试设计一个 32 位 ALU。 当使用 Modelsim 进行模拟时，输出 R 会像这样与 x 和 0 混合，在时间 = 20 时计算加法，在时间 = 40 时计算减法。 在 ALU 中，我只调用 3 个模块。 加法器、减法器和 32 位 2x1 多路复用器。 除了加法器和减法器，我将在 ...
在 System Verilog 中实现 TDC
[英]Implementation of a TDC in System Verilog
我正在尝试在 System Verilog 中实现时间数字转换器 (TDC)。 到目前为止，我尝试了两种不同的方法，但不确定是否成功。 第一种方法基于下图 ''' 第二种方法基于下图： 对其中任何一个的任何建议将不胜感激！ 提前谢谢你 ...
如何在 verilog 中声明 integer 变量以跟踪要在多个 for 循环中使用的值？
[英]how to declare integer variable in verilog to keep track of a value to be used in multiple for loops?
所以我有这个任务在 Verilog 中制作一个通用的Wallace 树乘法器，我编写了代码但还没有测试它。 我的问题是在第二阶段，我应该绕过一些不适合当前阶段的电线进入下一阶段，并将当前阶段的结果传递到下一阶段，所以我做了一个简单的循环手术： 好吧，ModelSim 给我这个错误： 这是完整的代码 ...
错误（12006）：节点实例“”实例化未定义的实体“”
[英]Error (12006): Node instance "" instantiates undefined entity ""
我想编译一个用 Verilog 编写的 CPU，但由于某些原因我不能。 源代码是这个Github 。 只有system.v收到clk_out被大写字母覆盖的错误，所以我改成了clk_out_lower。 我将其更改为 clk_out_lower。 Windows 10，Quartus 21.1. ...
如何在verilog中循环可变数量？
[英]How to loop for a variable amount in verilog?
在任何硬件定义语言中，我知道我们不能声明一个循环来为某个变量在某些电路上循环 n 次，而我们需要为一个固定值循环。 所以我想问一下，如果我有以下代码片段：我正在用 verilog 编写某种伪代码，这是一个未完成的代码。 我想做类似这样的东西，但我又一次知道这在硬件描述语言中不起作用，所以我应该如何 ...
为什么我的 Verilog 加法器-减法器在此处加法失败且比正确答案多 1 个？
[英]why does my Verilog adder-subtractor fail the addition here with 1 more than correct answer?
我写了一个4位的全加减法器，我的代码成功地进行了减法运算，但加法运算失败了，比正确答案多了1：0101+0101=1011。 帮助！ 这是全加减法器代码： 这是测试台代码： 这是模拟波： ...
verilog 加法减法器如果有错误
[英]verilog adder-subtractor if bug
错误：Add_sub.v(32)：程序连续赋值中的 LHS 可能不是 a.net: co。 错误：Add_sub.v(34)：程序连续赋值中的 LHS 可能不是 a.net: co。 我想为带有选择 en 的完整加法器-减法器编写一个 Verilog 文件（en == 0 是加法器，en == 1 ...
我们可以在 C 或 SystemVerilog 中的 ifdef MACROS 中使用条件吗？
[英]Can we use conditions in ifdef MACROS in C or SystemVerilog?
我想要那样的东西 却做不到。 任何解决方案或阅读？ 我努力做到这一点，但做不到。 ...
试图找到 $realtime 的 Verilog 版本（SystemVerilog 函数）？
[英]Trying to find Verilog Version of $realtime (SystemVerilog function)?
我正在尝试重写一些要在 FPGA 上实现的 Verilog 文件。 这意味着我需要将一些 SystemVerilog 重写为 Verilog，以便可以对其进行综合。 我使用的代码具有 realtime.net 类型并调用 function $realtime，我不知道如何将其重写为常规 Veril ...
通过任务的 SystemVerilog 宏
[英]SystemVerilog macro through task
如何通过任务将宏作为参数发送？ 在测试台中： 编译时出错： 错误：[VRFC 10-2991] 'por_srstb_reset' 未在前缀 'cpu' 下声明 `CPU 的类型（对我来说）是未知的。 也许 Xilinx 有它的类型，因为它引用了他们的 MPSoC VIP？ 我假设por_srstb ...
当输入是按钮时，如何制作密码 FSM？
[英]How do I make a passcode FSM when the inputs are buttons?
我正在尝试在 System Verilog 中编写一个 FSM 作为密码检测器。 将使用标有 b1、b2、b3、b4 的 4 个按钮输入密码。 正确的密码是 b1-b2-b3-b4。 这是我对前两种状态的逻辑和代码： 我的 FSM 从 STA 到 STB 正常，但是在从 STB 到 STC 输入正 ...
四位纹波进位加法器在特定输入上失败
[英]Four Bit Ripple Carry Adder Failing on Specific Inputs
我正在实现一个四位纹波进位加法器，但在以下测试中出现错误： 这是我的代码： 四位加法器.v 一位加法器.v 四位加法器测试.v 我仔细检查了我所有的电路，它们看起来很好。 ...
Verilog中两个if语句并行赋值给同一个变量，那么优先级是多少？
[英]Two if statements in parallel assigning value to same variable in Verilog, what is the precedence then?
假设我们有两个if条件将值赋给同一个变量，并且两个if语句可以同时为真。 x 的值是多少？ 假设 z 和 y 等于 0。 从我在模拟器中的测试来看，代码中写得较低的if语句具有优先权。 当我用 z 和 y 的值等于 0 模拟下面的代码时，x 的值为 1。当我交换if条件时（带有“，z”的if条件 ...
Quartus-FPGA：禁用路径优化
[英]Quartus-FPGA: Disable Path Optimization
你好。 我有一个这样的模块。 它所做的基本上是延迟 output。我希望它在我的 FPGA 硬件中引起延迟。 但是当我检查 RTL Viewer 时，我看到 Quartus 优化了路径并且它不再像我想要的那样工作。 output 直接连接到输入，而不是在它们之间有 10 个非门。 我将所有电线 ...
“test_conditional”信号转换时的 Verilog“if(test_conditional)”行为
[英]Verilog "if(test_conditional)" behavior at 'test_conditional' signal transition
说我有以下内容： 在另一个块中驱动的x恰好在我检查它时从 0 过渡到 1。 在这种情况下if()如何评估？ 它是取x的起始值（0）还是x的最终值（1）？ 我查看了类似问题的其他答案，但没有人讨论信号转换时的特殊情况。 观察波浪，时间精度不允许我辨别信号 x 是否已稳定为 0 或 1。 ...
测试 4 位加法器
[英]Testing a 4-bit adder
我正在尝试制作一个 4 位加法器并对其进行测试。 我决定使用wait来确定加法器电路何时完成，方法是检查我的sum和carry_out >= 0。电路的输入作为命令行 arguments 给出。我正在使用我的全加器构建我的 4 位加法器，它我能够使用这种方法成功测试。 全加器.v 4_bit ...
如何用`define定义mem0,mem1这样的结构体？
[英]How to use `define to define structure like mem0, mem1?
我正在尝试使用`define来减少使用 SystemVerilog 编码时的行数。 我可以按如下方式使用它： 但是，我想使用如下： 结果应如下所示： 我不知道如何生成如上。 有谁能够帮我？ ...