always begin和initial begin块的行序导致的testbench错误
[英]Testbench error caused by the line order of the always begin and initial begin block
我正在尝试为 systemverilog 模块编写一个测试台，我意识到一个奇怪的行为取决于始终开始和初始开始块的顺序。 这是我的代码块，可以正常工作。 如果 always begin 块在初始 begin 块之前编写，则代码可以正常工作并输出此 但是如果我们改变always begin和initia ...
Verilog：引用模块的内部寄存器是否正确？
[英]Verilog: Is making references to a module's internal registers kosher?
我非常意外地发现您可以从模块外部引用模块的内部寄存器。 这是通过输入模块的实例名称然后输入点“.”来完成的。 然后是注册名。 这基本上绕过了声明的模块的端口列表。 我能理解为什么您不能以这种方式更改寄存器的值，但我看不出为什么您不能读取它的值以用于赋值或它所在模块之外的其他目的。 我认为这与访问模 ...
如何用数据加载 FPGA 的寄存器？
[英]How do I load an FPGA's Registers with Data?
请注意，此问题不适用于我进行模拟时。 我找到了许多关于如何使用readmemh的资源，但这些资源并没有解决我的问题。 我正在尝试做的是为我用程序数据设计的处理器加载 RAM。 我相信 FPGA 没有获取任何程序数据，只是处理器的 HDL 描述。 我尝试使用 Verilog 的readmemh fu ...
Verilog If else“信号不是常数”错误
[英]Verilog If else "Signal not a constant" error
我正在尝试在各种 if else 语句中实例化模块，但我在 if 括号中的第一个参数“信号不是常量”中遇到错误。我的 if 和 if else 语句括号中的所有 arguments 都是输入线，我不知道怎么了谢谢我已经尝试将信号从矩阵传递到矩阵的每个 position 的单个输入，但这也不起作用下面 ...
如果 DSP 块未连接到顶层 output，我如何防止它们被合成掉？
[英]How can I prevent that DSP blocks are synthesized away if they are not connected to a top level output?
我正在使用 Intel Stratix 10 FPGA 和 Quartus Prime Pro 21.4 开发电源测试项目。 我不知道如何阻止 Quartus 优化我的 DSP 模块。 我想在我们的 FPGA 中使用所有 3000 个 DSP 块，以便我可以看到 DSP 块的最大电流消耗。 当然， ...
在 generate 语句中修改变量
[英]Modifying variables inside generate statements
我正在尝试为具有参数化输入数量的多路复用器模块编写 Verilog 代码。 我知道您可以将输入打包在一起并使用 select 输入来分割打包的变量，但我想为我的多路复用器使用二叉树结构。 问题在于使用辅助变量正确索引内部连线 (interm_w)，这意味着我需要能够在内部 for 循环的每次迭代后修 ...
Verilog [点]是什么意思？
[英]Verilog [dot] meaning?
这个 ".depth_log2(7) " 和.i_wclk在 Verilog 代码中是什么意思？ 我无法理解.depth_log2和.rd_flop1_megedge含义 ...
如何将 arrays 从 Verilog 转换为 VHDL？
[英]How do I convert arrays from Verilog to VHDL?
我在 Verilog 代码中遇到了这个寄存器实例化，并想将其转换为 VHDL。 我理解Instantiation 1* 的转换，但我卡在Instantiation 2。 *如果我错了请指正。 实例化 1： 验证码： 虚拟高密度语言： 实例化2： verilog ...
将预定义宏 (Verilog) 转换为 VHDL
[英]Converting Predefined Macros (Verilog) to VHDL
我遇到了这个，希望有人能帮助我。 根据我的阅读，“Hello World”只会在模拟过程中打印出来。 我想将此 Verilog 代码转换为 VHDL。 更具体地说，我想在 VHDL 中使用此功能，我只希望在模拟中执行代码。 阅读资料： https://docs.xilinx.com/r/2021. ...
尝试模拟 BCD 加法器：意外的 IDENTIFIER 错误
[英]Trying to simulate a BCD adder: unexpected IDENTIFIER error
我试图通过实例化完整的加法器模块来模拟 BCD 加法器。 在没有测试模块的情况下编译代码运行良好。 但是，我目前的测试平台存在问题。 它显示错误： 在“tb_C”附近：语法错误，意外的 IDENTIFIER，期待。* 或 '.'。 我目前正在尝试学习 HDL 的自上而下方法。 ...
位宽计算
[英]Bit width calculation
我试图理解“ bit overflow ”，所以我做了一个简单的例子。 据我了解，十六进制值'hFF可以转换为7'b11111111 所以我实施检查$display("%b", {7'hff}); 但是，我收到以下警告消息。 我如何计算位宽，为什么会出现bit overflow警告消息？ ...
如何在接口中实现 inout 端口并连接到 DUT？
[英]How do I implement inout port into interface and connect to DUT?
我正在尝试在接口中实现一个输入端口并将其连接到 DUT。 这是原始 DUT。 这是原始的测试平台： 为了连接 DUT 和测试台，我实现了如下接口： 我修改如下： 内存.sv 和 tb top.sv 是 当我编译这个时，我收到了错误消息： 如果我评论它们，编译通过，但inout端口不起作用。 如何在 ...
如何连续将数据从全双工双端口 SRAM 的端口传输到端口？
[英]How do I continuously put data from full duplex dual port SRAM's port to port?
在全双工双端口 SRAM 中，我试图在没有等待时间的情况下从 A 端口读取数据并将数据写入 B 端口。 我从 A 端口读取了一些数据并立即将它们写入 B 端口。 但是，B 端口从 A 端口输入的数据会延迟一个时钟。 如图所示，将'h08值放入 B 端口的数据中，而不是'h09 。 我怎么能写'h ...
防止寄存器文件实现的闩锁
[英]Prevent Latch for Register File implementation
我正在设计一个寄存器文件模块，并试图防止“推断锁存警告”。 该模块允许异步读取但同步写入。 这是我到目前为止所设计的。 我通常知道闩锁是什么，但在这种情况下想不出防止闩锁的解决方案。 我将什么定义为 else 语句，以便 regfile 不会创建推断的锁存器？ 我会将值设置为自身吗？ 我将如何 g ...
SV Function 将任意值的逻辑打包 arrays 转换为字符串
[英]SV Function to convert logic packed arrays of arbitrary value to string
我正在尝试编写一个 function ，它将任意长度的logic[:]值作为字符串的输入。 但是我找不到正确的实现方法。 我尝试了以下方法： 这会引发以下错误： 精氨酸。 “bin_to_string”的“ bin ”：无法将打包类型“reg[3:0]”分配给未打包类型“reg $[]”。 这样的 ...
使用 $readmemh 任务初始化 ROM memory 的 Quartus 失败
[英]Quartus Failure for initialization ROM memory by using $readmemh task
我使用 $readmemh 任务初始化了我的 ROM memory (instr_mem)。 ROM编译成功，仿真成功，但instr_mem中波形显示32'hxxxxxxxx。 似乎“instr_mem”没有从 mem_instruction.txt 文件中获取值。 端模块波形的屏幕截图 在此处输 ...
如何在 Verilog 中驱动输出
[英]How to drive outputs in Verilog
我正在尝试在 FPGA 中实现 I2C 来学习 verilog，我是一个完整的初学者并且遇到了错误： 我目前只是试图实现 I2C 的开始和结束条件，并且作为中途点只想将 rComStarted 值连接到 output 只是为了看到它工作（你也可以忽略我有输入的脸和 output sda我现在只是把它 ...
循环 6 个值然后重置的计数器
[英]Counter that loops through 6 values and then resets
这是一个只循环遍历 6 个值的计数器（0, 1, 2, 3, 4, 5, 0, 1, ...）。 计数器应包含一个“复位”信号，当复位变为高电平（异步复位）时，该信号将导致计数器值复位为 0，并且计数器值应在时钟的上升沿递增。 这是我的代码。 但是，一旦达到数字 5，我将如何使其重置？ ...
verilog 的亚稳态示例
[英]metastable example of verilog
我正在学习亚稳态并使用 2-FF 同步器。 我试图弄清楚它的含义。 但似乎几乎例子是关于单击按钮并导致它，所以我们需要 2-FF 同步器来解决它。 是否有任何其他的 verilog 示例代码可以尝试在我自己的计算机上进行测试？ 我认为它会更容易理解并按结果比较 1-FF 和 2-FF。 谢谢大家。 ...