在verilog中我们如何使用实数

[英]In verilog how we can use real number

在verilog中我们如何使用实数（例如-在测试台代码中输入数据ip核心（浮点））在测试台中我们如何添加这些数字？？？ ...

由于 if 语句中的操作数导致的编译错误

[英]Compilation errors due to operands in if statement

这是一个系统verilog文件。下面的代码在运行时在“if(m_val !==0) and if(div_val)”处给出错误“Illegal operand for constant expression” 尝试过不生成语句，但仍然是同样的错误。 关于代码有什么问题的任何帮助？ ...

Vivado 不支持 Synth 8-27 基元

[英]Synth 8-27 Primitives not Supported in Vivado

我正在 Vivado 中运行我的芯片设计代码 (Verilog) 的综合。 行为模拟运行良好。 但是，在综合过程中，它返回以下错误： 这是 Vivado 引发此错误的代码： 如果有人能帮助解决这个问题，我将不胜感激。 如何将原语转换为模块？ ...

环形振荡器，可测量一个时钟周期内的振荡次数 verilog

[英]Ring Oscillator with measure for number of oscillations in one clock cycle verilog

我正在尝试构建一个环形振荡器，以在预定的时钟周期内输出振荡次数。 我正在使用 EDA 操场和 Verilog。 我对verilog很陌生，只是无法理解我将如何实现它。 如果有人能给我一些见解，那就太好了。 ...

在 SystemVerilog 中使用“typedef logic”而不是“wire”时会生成一个寄存器吗？

[英]Will 'typedef logic' generate a register when using it instead of a 'wire', in SystemVerilog?

具有以下 SystemVerilog 代码： 通过以下方式更改my_net声明的后果是什么（在综合时）： 我的意思是， logic是一个变量，而不是一个网络，因此，合成器会为my_net生成一个寄存器吗？ ...

初始化参数大小的数组时如何摆脱截断警告？

[英]How to get rid of truncate warnings when initializing a parameter-sized array?

我知道我可以使用'1 , 'b1100 , 'd12 , ... 来创建大小基于上下文的 arrays，如果我使用常量初始化数组，则不会出现警告。 例如 但是，如果我改为写 在 quartus 上触发以下警告 有没有一种直接的方法可以在不创建新常量或诉诸{DEPTH-1{0},1'b1}的情况下修 ...

1KHz 二进制计数器：output 卡在 0000

[英]1KHz Binary Counter: output stuck at 0000

我正在尝试在 Verilog 中构建一个 1KHz 二进制计数器以用于 FPGA。 在将每个模块分成自己的文件并练习以这种方式调用模块之前，我想让它在单个.v 文件中工作。 据我所见，我已经正确设置了逻辑和连接，但是在编译/编程到 FPGA 之后，我的十六进制显示只是停留在 0 而不是递增。 有人 ...

交错位

[英]Interleaving the bits

我试图在生成 output 之前交错输入。 我有 64 位输入和 64 位 output。 我试过这样的代码。 但是，我想知道是否有更有效的方法来做到这一点？ ...

我们在 Verilog 中有异步和同步锁存器吗？

[英]Do we have Asynchronous and Synchronous Latches in Verilog?

众所周知，有两种类型的“触发器”，即异步（重置）和同步（重置）。 同样，我们是否有异步和同步类型的“锁存器”？ 如果是，我们如何使用 Verilog 代码 model 他们？ ...

为什么我不能在条件语句的“if”中使用通配符？

[英]Why can‘t I use wildcards in the "if" in the conditional statement？

为什么此代码显示no和no1 ？ 我正在使用 VCS。 我不知道为什么打印结果不是预期的。 ...

verilog/system verilog中的2'b0和2'd0有什么区别？

[英]What is the difference between 2'b0 and 2'd0 in verilog/system verilog?

我在设计中将端口绑定为零。 verilog/system verilog中的2'b0和2'd0有什么区别？？？？ b 和 d 实际上是什么意思？ ...

从文件读取中将 32 位十六进制值 int 转换为四个 8 位字节

[英]Convert 32-bit hex value int to four 8-bit bytes from file read

我正在尝试读取一个 n 行长的十六进制文件，每行包含一个 32 位十六进制值。 然后，我需要获取 32 位十六进制值并将它们转换为 8 位字节，以便在 memory model 中使用。 我能够打开文件并循环遍历它以提取一行中的每个值，并看到我正在使用此循环正确读取每一行： 运行我的测试台时，我得到 ...

如何在另一个task2中使用task1的output？

[英]How to use the output of task1 in another task2?

我想将task calc(ton,toff)中的 output 用于任务clk_gen ，但是 clk_gen 中的clk_gen是 ton = 0，toff = 0。 具有 clk 的 clk 周期为 40 ns具有 clk 的 clk 周期为 10 ns 从任务计算吨和吨： calc 在 cl ...

在 systemverilog 中使用 $realtime 评估 wait()

[英]Using $realtime to evaluate wait() in systemverilog

是否可以使用 $realtime 来评估 systemverilog 中wait()的条件？ 例如，下面的代码对我不起作用： ...

为什么我在 ModelSim (Verilog) 中会出现此语法错误？

[英]Why do I get this syntax error in ModelSim (Verilog)?

我收到此错误“**错误：（vlog-13069）C：/Users/pc/Documents/ModelSim Proj/ram_system.v（60）：靠近“（”：语法错误，意外'（'，期待''' ." 在使用Verilog的Modelsim中，我不知道那个错误在哪里，因为行中没有“（”，你能帮我 ...

(System)Verilog bit (cut out) 从任意位置

[英](System)Verilog bit (cut out) from arbitrary position

我想通过从任意位置切割一点，使输出总线比输入短 1 位，如下所示： 我找到了一种在一行中编写它的方法： 但它的可读性不如第一个，但第一个对于大型公共汽车来说非常糟糕。 有没有更优雅的方法来做到这一点？ 还有像 c++ 的 std 这样的 verilog 标准库，包含像任意旋转这样的通用模块吗 ...

我可以在一个 for 循环中创建多个生成语句吗？

[英]Can I make multiple generate statement in one for loop?

我做了一个轮换代码来改变他们的位置。 每个附近的文本i = i + 1都有错误（期望 "." 或 "(" ）。 我不确定这部分的语法错误是什么。 在生成语句中不能使用i吗？ ...

线值不会被 always 指令改变

[英]wire value does not change by always instruction

这是我的设计，calH.v 总是，H_p 变化四次，我分配 H_value = H_p，所以 H_value 也变化四次。 在测试台中我给 coeff = 16'h1234; 在我的设计中，H_value 结果应该是 1 --> 2 --> 3 --> 4 但在model ...

有没有一种简单的方法来区分这段代码的合成和实现方式

[英]Is there a simple way to tell the difference in how this code would be synthesized and implemented

这两个片段会以相同的方式合成吗？ （我意识到它们需要始终处于块中并声明所使用的寄存器）。 我还认为这会因使用的综合工具而异。 Vivado 可能会产生一个结果，而 Quartus 可能会产生另一个结果。 有没有一种简单的方法来检查是否是这种情况。 https://www.edaplaygrou ...

我可以在verilog代码中使用整数来制作芯片吗

[英]can I using integer in verilog code to make chip

我正在编写verilog代码来完成矩阵乘法。 但是我发现总是使用整数和 for 循环来完成的方法。 而我的教授告诉我，他不确定是否有在verilog中声明的整数可以制成芯片意味着发送到台积电来创建IC。 整数声明只能在 FPGA 中使用还是也可以在 IC 中使用？ 谢谢。 ...