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前向声明一个函数/任务

[英]Forward declare a function/task

我浏览了互联网，我只看到人们使用typedef关键字对类进行前向声明。 但是，我想知道我是如何处理函数/任务的？ 我想将主要功能放在其他功能/任务的定义之上，以方便读者预览它。 在 C++ 中，函数的前向声明如下所示： 对于 SystemVerilog，会是这样吗？ 我应该将typedef ...

闩锁总是触发

[英]Latch around always trigger

我正在创建一个综合设计，但不知道在实际应用程序中的始终块期间，时钟边沿输入在哪个时间点被评估。 在上面时序图中的 3 个示例中（ lowHigh 、 justHigh 、 highLow ），应该使用哪一个input来始终触发if语句？ ...

2022-07-18 23:30:19   1   14    verilog  
从另一个模块调用模块时如何处理输入中的各个位？

[英]How to address individual bits in an input when calling a module from another module?

我正在尝试解决从我的顶级模块到我创建的 xor 模块的 24 位输入中的各种位，但我需要一些帮助来了解如何为它格式化代码。 此代码适用于我需要的第一种情况，但是我需要将位 5、10、15、20 和 1 的值分别分配给 XOR 模块中的数据位 0-4。 具体来说，我希望 xorOut[1] 是 Dat ...

2022-07-15 18:13:53   1   34    verilog  
如何将各个位值标记为模块中的输入以在其他模块中使用？

[英]How to have individual bit values be labeled as inputs in modules to be used in other modules?

我正在尝试制作一个对 24 位输入的 5 位进行 XOR 的模块，当我尝试在顶部模块中引用 xor 模块时，当我尝试分配我想要的数据位时出现错误。 我不完全确定我应该使用什么语法，所以如果我能得到一些建议，将不胜感激。 ...

2022-07-15 16:17:36   1   18    verilog  
HDL 模拟器中的 IEEE 754-2008 Float32 计算不正确

[英]IEEE 754-2008 Float32 calculations incorrect in HDL simulators

如果我尝试使用具有无穷大结果的计算（以 float32 表示），则会出现一些意想不到的结果，就好像计算是双精度的。 对 shortreal 的简单转换不起作用，只能转换为位然后再返回。 在 Vivado 和 modelsim 中，我得到： 第二种转换方式最适合使用浮点数进行正确计算吗？ ...

Verilog 函数给出返回时钟周期太晚

[英]Verilog function gives return clock cycle too late

我在 Verilog 中编写了一个函数来翻转单词中的位顺序。 该函数做它应该做的，但不是在它被调用的时钟周期中，而是在下一个。 这是功能： 它在这里被调用： 结果如下所示： ...

在 Verilog for 循环中声明变量

[英]Declaring variables in Verilog for loop

我一直在努力思考如何在 Verilog 中模拟和合成 for 循环，但我注意到有一个方面我不太明白。 似乎当从 for 循环中声明变量时，实际上只创建了一个变量（我不确定这是在循环的第一次还是最后一次迭代中），然后与其余的“共享”循环迭代。 为了更好地传达我要问的内容，请考虑下面的代码，我们用交替的 ...

2022-07-07 23:45:31   1   60    verilog / fpga  
verilog：跟随宽度的genvar'i'？

[英]verilog: a genvar 'i' following with width?

分配xxx是什么意思？ 不包含 base 和 bound 的变量定义，但仍然有效。 和一个带宽度的genvar'i'？ ...

2022-07-04 08:29:25   1   25    verilog  
“=|”是什么意思在 Verilog 中？

[英]What is the meaning of "= |" in Verilog?

谁能告诉我“= |”是什么意思在这些 Verilog 行中： 如果这意味着assign result = result | pterms assign result = result | pterms ，那么这是否意味着它在result线和pterms[0]之间进行 OR 操作？ ...

2022-06-29 13:00:19   1   42    verilog  
SystemVerilog QuestaSim - 将字符串传递给 $fdumpvars 以保存多个 VCD 文件

[英]SystemVerilog QuestaSim - Pass string to $fdumpvars to save multiple VCD files

我正在尝试在 QuestaSim 2021.3（最新）中的同一initial begin内生成多个 VCD 文件。 我在 QuestaSim 用户手册中找到了这一部分： 但是，我只能将“/hardcoded/path/to/vcdfile.vcd”作为文件名传递，这对于单个 VCD 文件来说是 ...

Verilog / Vivado 数字时钟启动错误

[英]Verilog / Vivado digital clock launching error

我目前正在尝试使用verilog在vivado中编写数字时钟代码和模拟。 有 2 个版本的代码第一个按我的预期工作，但第二个（修改后的）没有以错误代码启动 基本上它只计算分钟和秒。 第一个使用模拟的代码。 我试图像这样修改代码， 它不会启动带有编码错误的模拟。 有人可以解释我该如何解决这个问 ...

如何逆向编码这种线性变换算法？

[英]How to reverse code this linear transformation algorithm?

我正在编写一个加密功能模块。 该算法将输入与输入本身的 6 位左移和 10 位左移进行异或。 下面是线性变换的代码。 算法 现在，我想把它的反面写成解密函数。 我从网上找到的解决方案如下图所示。 我不明白为什么它需要对输入的 2、4、12 和 14 位移位进行异或运算……谁能解释一下？ 非常感 ...

如何将 modport 接口连接到最初未使用 modport 声明的模块

[英]How to connect a modport interface to a module that wasn't originally declared using the modport

我有一个我最初写的模块是这样的： 当然，我现在想在测试台上测试这个块。 我想使用一个界面，所以我创建了一个这样的界面： 我想我的问题现在开始了； 如何在我的测试台中使用这个接口？ 我目前有： 我还尝试了一些其他简单的逻辑，比如尝试断言某些信号和其他东西，但我什至无法启动 clk，也无法在 ...

采样和驱动信号的 SV/Verilog 时序

[英]SV/Verilog timing of sampling and driving signals

我有一个类驱动程序（用 UVM 编码）和一个模块 sampler_n_dummy_gnt 如下（为本问题的目的而简化）： 基本上，驱动程序模拟一个协议，该协议指定它应该在有新事务时断言sel 。 一个周期后，它应该断言req 。 然后它一直等到gnt为高电平，并且仅在一个周期后取消断言req ...

为什么我不在乎 clk_out？

[英]Why I get don't care at clk_out?

我将 X 作为clk_out 。分频器的示例。 module freq_by2(input clk,rst,output reg clk_out); always @(posedge clk) begin if (rst==1'b1) begin clk_out& ...


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