arachne-pnr 中的 PIP 替代品是什么？
[英]What are PIP alternative in arachne-pnr?
在浏览router.cc的arcahne-pnr文件时，我无法理解，可编程互连引脚 PIP 是如何路由的？ 看起来 PLL 是否代表代码中的 PIP？ 有人可以帮我弄清楚，什么对应于 arachne arachne-pnr ？ 谢谢 ...
了解逻辑块 LC_5 位
[英]Understanding logic tile LC_5 bits
我是 yosys 和 arachne-pnr 的新手。 这是来自.asc 和.icebox_explain 的片段。 我无法理解 LC_5 的位是如何从 .logic_tile 1 11 派生的。 例子.v 例子.asc icebox_example.asc 如何从这个 stream 生成 LC_ ...
Yosys ASIC 合成流 QoR/PPA 指标
[英]Yosys ASIC synth flow QoR/PPA metrics
我对 Yosys 比较陌生。 我一直在用一些专有的标准单元库对其进行修补，并试图提取一些 QoR/PPA 指标，类似于您可以从 DC 获得的指标。 最小松弛（包括最坏情况的负松弛/WNS） 最大逻辑深度 [0] 单元格区域 [1] 对于 [0]，我知道有ltp命令，但它只报告每个模块的拓扑路径。 我 ...
让 YOSYS 无法推断块 ram 阵列（而不是使用逻辑单元）verilog ice40
[英]Trouble getting YOSYS to infer block ram array (rather than using logic cells) verilog ice40
最近一段时间，我在一个使用查找表 arrays 并让 yosys 将它们推断为块 ram 的项目中遇到了麻烦。 Yosys 一直认为我的 arrays 中的一个或另一个应该使用逻辑单元来实现。 例子： 被推断为 IceStorm LC，因此很快超出了我的逻辑单元预算。 我读过一个数组需要有一个已 ...
使用索引部件 select 时 yosys verilog 中出现错误“map 是否到未扩展的内存”
[英]Error “does map to unexpanded memory” in yosys verilog when using indexed part select
我无法理解我在 Yosys 中遇到的这个错误。 我复制了下面的相关（我认为）代码。 错误（在最后一行）：“currentAttrWB 执行 map 到未扩展的内存！” 我要做的是 select 一个 131072 个 16 位字长数组中 4095 个 16 位字的子范围，使用索引部分 select ...
如何在verilog中将LUT解包到逻辑单元中
[英]How to unpack LUTs into logic cells in verilog
我有一个结构性的verilog，其中包含他身上的LUTS。 我希望这个verilog被解包，这样我就可以拥有相同的功能，而是使用LUTS——我将拥有逻辑单元（如Or/And/Xor等......）。 我该怎么做？ Yosys 有内置的东西吗？ 互联网上还有其他东西已经实现了这种东西吗？ 因为我搜索 ...
使用 yosys 提取 FSM
[英]FSMs extraction with yosys
我一直在尝试使用 yosys 从我的结构 verilog 文件（门库是 Xilinx 的 simprims）中提取 FSM，但没有成功。 我想我可能需要通知 yosys 我使用哪个门库或类似的东西，但正如我所说，没有成功。 为了完成这项工作，我应该做些什么吗？ 谢谢你。 ...
了解莱迪思 ICE40 中的 SB_IO 原语
[英]Understanding the SB_IO primitive in Lattice ICE40
我正在使用clffordwolf/picorv32并且在理解picosoc的以下代码段时遇到了一些问题（ 链接到源代码）： 我在Lattice iCE40 技术库文档中找到了SB_IO原语的图形描述，但我仍然无法理解它的用途，因为它太复杂了，我无法解释。 还有另一个关于原语的问题，在阅读之后我认 ...
使用带有 CircuitTikZ 的 Latex 绘制 yosys 的原理图并将其转换为 PDF？
[英]Drawing schematic out of yosys using Latex with CircuitTikZ and convert it into a PDF?
使用逻辑门符号绘制电路图，如传统的逻辑门级网表。 我看到了以下内容： 在 LaTeX 中绘制电路图（带逻辑门） https://tex.stackexchange.com/questions/32839/drawing-circuit-diagrams-with-logic-gates-in ...
如何为 Yosys 创建自定义技术单元图
[英]How to create a custom technology cell map for Yosys
我有以下简单的 Verilog 设计（在test.v ）： 它模拟了一个简单的锁存器，它的ena输入上有一个门。 我正在使用以下 Yosys TCL 脚本： 尽管 DFF 映射得很好（我尝试了不同的设计），但生成的 Verilog 文件包含一个\\$_DLATCH_P_单元的实例。 因此， ...
支持 Verilog 和 SystemVerilog
[英]Verilog and SystemVerilog supported
在我阅读的 Yosys 手册中 C.108 读取 -sv2005 -sv2009 -sv2012 加载 HDL 设计 加载指定的 Verilog/SystemVerilog 文件。 （完整的 SystemVerilog 支持只能通过 Verific 获得。） C.113 rea ...
如何编写verilog强制yosys / nextpnr输出手动设计的逻辑块
[英]How to write the verilog to force yosys / nextpnr to output a manually designed logic tiles
我想创建一个非常紧凑的并行串行移位寄存器。 我手动设计了一个逻辑磁贴。 我希望 yosys/nextpnr 只在此磁贴和 io 引脚之间进行路由。 我已经设计了使用 yosys 原语的代码，但是 nextpnr 无法将 LUT 与进位融合。 这是代码： 预期的结果是只有一个瓦片和 7 个 ...
Yosys 和 Synplify 兼容元素
[英]Yosys and Synplify compatible elements
我想编写可以使用 yosys（首选）或使用 Synplify 的 Lattice Radiant 工具链合成的 verilog（例如来自 Lattice 的加密 IP 需要）。 大多数像 PLL 这样的硬单元在这两种工具之间都有不同的名称。 是否有一个verilog库允许一个人选择一个综合工具，例如 ...
多个冲突的 reg 驱动程序仅分配在一个总是块中
[英]Multiple conflicting drivers for reg assigned in only one always block
我正在 Verilog 中开发一个简单的视频信号定时模块，作为一个学习项目。 我从之前的研究中了解到，每个reg应该只从一个always块分配，所以我将我的系统安排成两个 state 机器块，然后一个块用于填充 output 寄存器，如下所示： 当尝试使用 IceStorm 工具链合成它时， yos ...
在foreach循环中通过chparam更改参数后找不到子模块
[英]Sub-module not found after changing parameter through chparam in a foreach loop
我正在尝试为参数的不同值合成模块。 我正在tcl中的foreach循环中更改参数，并使用hierarchy命令中的-chparam标记将更新后的参数传递给顶部模块。 它适用于循环的第一次迭代。 但是，在第二次迭代中，它显示了以下错误：找不到子模块之一。 我已经编写了一个简单的模块（用 ...
寄存器到门级Verilog的映射
[英]Mapping of registers to gate level Verilog
我正在使用Yosys通过映射到Liberty文件中的单元来合成AES内核以门级Verilog。 有没有一种方法可以报告寄存器和内存实例从RTL到门级实例/引脚/网络的映射？ 这是我的版本： ...
有没有办法用Yosys获取Verilog模块的默认参数值
[英]Is there any way to get default parameter value for verilog module with Yosys
我正在尝试使用Yosys命令外壳获取Verilog模块的默认参数值。 有什么办法吗？ 另外，解析“ write_ilang”命令输出文件是否是一个好主意，或者其格式在不久的将来会发生巨大变化？ 尝试在ilang，json，表转储，甚至使用chparam -list命令中查找默认值，但未 ...
具有多个多位寄存器的顺序等效
[英]sequential equivalence with more than one multi bit register
极其简单的顺序逻辑等效测试用例： 接着： 使用yosys脚本： 我可以进行对等比赛，一切都很好。 但是，如果我更改两种设计， 替换为： 我得到了一个非对等的东西。 但是，如果我使用以下方法，则可以通过…… 谁能给我带来启示？ 为什么斜 ...
分段错误：使用 yosys 编译时出现 11
[英]Segmentation fault: 11 while compiling with yosys
我正在尝试实现一个使用 Yosys SB_SPRAM256KA 块写入莱迪思 UP5K SPRAM 硬件内核的 Verilog 模块。 请注意，关于此黑匣子块的使用的文档/示例很少或没有。 主要目的是在音频数字系统中实现回声或延迟。 我有两个时钟帧时钟lrclk和位时钟bclk ，请注意，帧时钟的 ...