如何将电路分解为高级模块

[英]how to decompose a circuit into high-level modules

我对采用逻辑描述的电路感兴趣，并将其分解为高级连接的模块感兴趣，每个模块说最多有6个输入和5个输出。 因此，从某种意义上说它类似于FPGA，不同之处在于模块可以具有多个输出，并且不需要实现为LUT。 我计划分别优化这些模块的逻辑。 我怎样才能做到这一点？ ...

Yosys在ice40 FPGA上优化了环形振荡器

[英]Yosys optimizes away ring oscillator on ice40 FPGA

我试图使用yosys （0.7）为ice40 FPGA实现一个简单的环形振荡器，如下所示： 但是，即使我使用keep属性，它似乎也会被优化掉。 我可以在yosys日志输出中看到这个： 我怎样才能阻止yosys这样做呢？ ...

我可以避免opt_merge删除BUF吗？ （Yosys三态解决方法）

[英]Can I avoid opt_merge from removing a BUF? (Yosys tri-state workaround)

我知道yosys的三态支持有限，但我正在寻找一种可能的解决方法。 以下电路： 解释为： TBUF2解析的树 注意，当OE为0时，C = SALIDA1和SALIDA2。 在opt传递期间，opt_merge传递除去$ 2 mux并生成： TBUF2优化 这会中 ...

错误地检测到Yosys逻辑循环

[英]Yosys logic loop falsely detected

我一直在测试yosys的一些用例。 版本：Yosys 0.7 + 200（git sha1 155a80d，gcc-6.3 6.3.0 -fPIC -Os） 我写了一个简单的块，将格雷码转换为二进制： 这是Verilog中可接受且有效的代码，并且其中没有循环。 它可以通过编译和 ...

Yosys中的基元

[英]Primitives in Yosys

我正在使用YOSYS将Verilog转换为BLIF。 输入是仅包含not和and或原语和某些行为锁存代码的电路（L_0_0）。 这是我的Verilog代码 我使用的命令是： 输出文件包含$ _DFF_PN0_作为没有.model的.subckt，因此当我将此文件输入MVSI ...

如何在Yosys的初始块中分配RAM值？

[英]How to assign RAM values in an initial block in Yosys?

我试图使用初始块将值分配给只读的推断RAM： Yosys给出了这条警告信息： 如果我忽略警告（或将初始分配更改为非阻塞），我实验性地发现RAM在上电后的某个时钟周期之前没有得到正确的值。 是不是可以这样使用初始块？ 讨论yosys github repo中的问题＃50提供 ...

脚本的参数

[英]Parameters to Script

有没有办法将参数（或命令行参数）传递给Yosys脚本？ 我在这个问题中看到（ 我们可以在Yosys脚本中有变量吗？ ）你可以在TCL解释器中运行Yosys脚本。 有没有办法传递参数？ 我这样做的原因是我有一个脚本，我希望能够使用Verilog文件的参数化路径调用脚本。 当然这是一 ...

时间问题：模拟（iverilog，gtkwave）有效，硬件（yosys）无效

[英]timing issues: simulation (iverilog, gtkwave) works, hardware (yosys) does not

我正在学习verilog，试图在ice40LX1K板（olimex ice40HX1K + VGA I / O板）上制作VGA世界（弹跳球）中的“ hello world”。 我有一个奇怪的问题：当我使用iverilog + GTKWave模拟我的设计时，它接缝工作良好。 但是在硬件中的 ...

HX1K所需的配置文件大小（在“ SPI从站”模式下）

[英]required size of a configuration file for a HX1K (in “SPI slave” mode)

我正在为Olimex iCE40HX1K板（面向STM32F103 ma）重新编程，我还想实现“ SPI从”模式以将图像直接配置到RAM中，而无需使用串行闪存。 查看莱迪思的“编程和配置指南”（第11页），在表8中注意到，ICE40-LP / LX1K的EPROM必须至少为34112字节。 ...

综合网表中的多余缓冲器/反相器

[英]Superfluous buffers/inverters in synthesised netlist

这是组合综合的另一个后续问题：更好的技术映射结果 。 这是我的Yosys TCL控制脚本： 使用的osu018_stdcells.lib文件是Qflow 1.1版程序包的一部分 。 这是test.v文件： Yosys（版本0.5+ (git sha1 f13e387, ...

我们可以在Yosys脚本中有变量吗？

[英]Can we have variables in a Yosys script?

我想通过分解常见参数来使我的Yosys脚本更干，例如在以下示例中： 我还没有找到一种声明或取消引用变量的方法，有没有像TCL（ set lib_file /long/path/to/lib/file ）或Bash（ export lib_file=/long/path/to/lib/fi ...

了解为iCE40 I / O磁贴生成的比特流

[英]Understanding the bitstream generated for iCE40 I/O tiles

当我使用Yosys和arachne-pnr合成一个空电路时，我得到一些不规则的位： 这些也是我到目前为止可以生成的每个其他文件的一部分。 由于未使用的I / O磁贴都设置了IE位，因此我将其读作： 对于IE / REN块6 17 0，启用输入缓冲区 对于IE / RE ...

使用 Icestorm 分析比特流

[英]Analyzing bitstreams using Icestorm

我试图了解由 Yosys/arachne-pnr 生成的比特流，如http://www.clifford.at/icestorm/ 所述： 学习如何使用本文档的推荐方法是使用 Yosys 和 Arachne-pnr 合成非常简单的电路，在生成的比特流文件上运行 icestorm 工具icebo ...

yosys rtlil转储不完整

[英]yosys rtlil dumps incomplete

我试图弄清yosys对我的verilog源所做的事情，因此我在脚本中插入了许多转储过程。 我假设这些在手册中称为ILANG？ 在阅读了Verilog之后，立即翻阅转储，在我看来，重要的事情已经丢失了。 例如，我有一组映射ASCII字母代码的参数定义。 这些列在ILANG中，但没有值。 ...

为什么这个带有const的MUX。 输入没有优化掉？

[英]Why is this MUX with const. inputs not optimised away?

这是组合综合的后续问题：更好的技术映射结果 。 我正在使用带有以下综合脚本的Yosys（版本0.5+ (git sha1 f13e387, gcc 5.3.1-8ubuntu2 -O2 -fstack-protector-strong -fPIC -Os) ）： ...综合以下Ve ...

当模块为 BLIF 时，如何让多位端口在 Yosys 中工作？

[英]How do I get multi-bit ports to work in Yosys when the module is BLIF?

我无法弄清楚如何在 Yosys 中单独合成模块。 考虑这个简单的两模块示例： 底部.v module bottom(x, out); input [0:7] x; output [0:7] out; assign out = x+1; endmodule 顶.v mo ...

组合合成：更好的技术映射结果

[英]Combinatorial synthesis: Better technology mapping results

使用以下脚本，我正在合成一个标准单元库，我有一个 lib 文件my_library.lib ： 虽然这通常有效，但我发现某些逻辑没有被有效地映射。 例如，我有以下 4 路多路复用器的 Verilog 模型： Yosys 将此合成为以下门级网表： 由于我使用的库已经有一个MXI4单元，我 ...

如何将时钟门映射到技术库单元

[英]How to map clock gate to tech library cell

我在设计中有以下时钟门： 使用 Yosys 进行综合时，生成的网表实例化（对于reg enabled的reg enabled ）一个\\$_DLATCH_P_单元，该单元不包含在我使用的标准单元库文件中，即使该库确实包含锁存器。 与其尝试将此设计的enabled与库中的标准锁存单元相匹配，我想 ...

编程iceStorm二进制文件到哪个地址？

[英]programming iceStorm binary file to which address?

我正在尝试这里提供的第一个例子： http : //www.clifford.at/icestorm/ 我正在尝试使用 digilent adept 程序在 Windows 中对 iCEblink40-HX1K 板进行编程https://reference.digilentinnc.com/ref ...

如何通过IceStorm在512x8读取模式下使用iCE40 4K Block RAM？

[英]How can I use iCE40 4K block RAM in 512x8 read mode with IceStorm?

我试图弄清楚如何在iCE40HX-8K分支板上使用Block RAM。 我想以512x8的配置访问它，据我从文档中可以得知，IceStorm项目支持该配置，但我无法使其按预期运行。 如果我理解正确，那么将READ_MODE参数设置为1初始化SB_RAM40_4K原语应该将块设置为512x ...