如何通过IceStorm在512x8读取模式下使用iCE40 4K Block RAM？
[英]How can I use iCE40 4K block RAM in 512x8 read mode with IceStorm?
我试图弄清楚如何在iCE40HX-8K分支板上使用Block RAM。 我想以512x8的配置访问它，据我从文档中可以得知，IceStorm项目支持该配置，但我无法使其按预期运行。 如果我理解正确，那么将READ_MODE参数设置为1初始化SB_RAM40_4K原语应该将块设置为512x ...
如何使用 IceStorm iCE40 FPGA 流程运行综合后仿真
[英]How to run post-synthesis simulation with the IceStorm iCE40 FPGA flow
良好的设计实践不仅要使用常规的综合前（行为）仿真来验证 Verilog 设计，而且还要使用综合后仿真。 在调试仿真和硬件之间的不匹配时，这实际上是强制性的。 如何通过 iCE40 FPGA 的开源 IceStorm 流程实现这一点？ ...
支持 Verilog 和 SystemVerilog
[英]Verilog and SystemVerilog supported
在我阅读的 Yosys 手册中 C.108 读取 -sv2005 -sv2009 -sv2012 加载 HDL 设计 加载指定的 Verilog/SystemVerilog 文件。 （完整的 SystemVerilog 支持只能通过 Verific 获得。） C.113 rea ...
iCE40 IceStorm FPGA Flow：双向IO引脚
[英]iCE40 IceStorm FPGA Flow: Bi-directional IO pins
使用iCE40 FOSS IceStorm FPGA流程：如何使用yosys / iceStorm为三态I / O引脚（如双向数据总线引脚）编写Verilog？ ...
如何使用 ICESTORM 工具在 Lattice ICE40 引脚上使用 set LVDS 模式
[英]How do I use set LVDS mode on Lattice ICE40 pins using ICESTORM tools
我有一块莱迪思 ICE40_8K 分线板，想知道如何将引脚对设置为 LVDS 模式输入。 如果设置为普通单引脚是这样完成的： 如何将其修改为 LVDS 输入引脚，以及如何分配附加引脚。 谢谢 编辑： 会是这样吗？： 我知道 LVDS 输入仅在第 3 行中，谁能指出我对第 3 行的引脚列 ...
了解莱迪思 ICE40 中的 SB_IO 原语
[英]Understanding the SB_IO primitive in Lattice ICE40
我正在使用clffordwolf/picorv32并且在理解picosoc的以下代码段时遇到了一些问题（ 链接到源代码）： 我在Lattice iCE40 技术库文档中找到了SB_IO原语的图形描述，但我仍然无法理解它的用途，因为它太复杂了，我无法解释。 还有另一个关于原语的问题，在阅读之后我认 ...
使用 Yosys 导出 FSM
[英]FSM export using Yosys
我正在尝试使用这个名为Yosys 的非常简洁的工具来综合我的 Verilog 设计。 我想使用 Yosys 命令 fsm_export 在我的 Verilog 设计中导出 FSM，但它不会生成任何内容。 我想知道这个命令应该如何调用？ 我调用的一系列命令是： read_verilog qwerty ...
什么是好的“模板”Yosys综合脚本？
[英]What is a good “template” Yosys synthesis script?
我想写自己的Yosys综合脚本。 什么是开始的好模板？ 手册和网页包含各种示例，但没有“权威”的hello world示例。 ...
ASIC综合的时序分析报告
[英]timing analysis report for ASIC synthesis
我在获取用于ASIC综合的布线前和布线时序分析报告时遇到一些问题 为了获得时间，我们应该在以下步骤中使用ABC ： 1- strash-将当前网络转换为AIG（带有两个逻辑门“ AND / OR”的图形） [*结构哈希是纯粹的组合转换] 2- scorr-我不知道此命令的 ...
是否可以从yosys输出创建模拟波形
[英]Is it possible to create a simulation waveform from yosys output
我发现使用iverilog进行模拟是一种不太合适的方法，我可以模拟不能合成的设计，相反的设计不仅可以合成，而且可以在物理硬件上按预期工作，不会与iverilog合成进行仿真。 我理想的做法是采用yosys（一个blif文件）的输出并创建一个我可以更有信心的模拟波形（vcd）。 ...
yosys 上的合成
[英]Synthesis on yosys
我在 Verilog 中有一个顶级文件，它使用在不同文件中实例化的多个模块。 如果我将所有这些文件放在一个目录中，然后我只在顶层文件上使用 read Verilog 命令。 该命令是否会以正确的顺序读取所有具有模块的文件？ ...
Yosys无法打开包含文件
[英]Yosys Can't open include file
我收到yosys Can't open include file错误。 是否存在用于定义包含目录的命令行参数和/或是否正在寻找包含文件的默认目录？ ...
修改iCE40比特流以加载新的Block RAM内容
[英]modify iCE40 bitstream to load new block RAM content
我目前的iCE40 FPGA项目包括一个连接到4Kx8 RAM的8位（软IP）微处理器，该RAM由8个2Kx2 Block RAM组成。 能够将新程序（用于8位微控制器）加载到4kx8 RAM中而无需重新编译或重新路由，这将非常有用。 建议的流程需要a）分析FPGA网表，以确定如何排列和命名 ...
iceprog ..找不到iCE FTDI USB设备（Linux权限问题??）
[英]iceprog .. Can't find iCE FTDI USB device (Linux permission issue??)
我最近在Ubuntu 15.1（32位Arm-7机器）上安装了yosys，我为Lattice ice40hx8k开发板编译了我的第一个小项目。 但是，编程阶段失败了： 它似乎是一个权限问题，因为如果我以root身份运行编程阶段，它可以正常工作。 我在安装过程中创建了这个udef文 ...
如何将时钟门映射到技术库单元
[英]How to map clock gate to tech library cell
我在设计中有以下时钟门： 使用 Yosys 进行综合时，生成的网表实例化（对于reg enabled的reg enabled ）一个\\$_DLATCH_P_单元，该单元不包含在我使用的标准单元库文件中，即使该库确实包含锁存器。 与其尝试将此设计的enabled与库中的标准锁存单元相匹配，我想 ...
iCEstick + yosys - 使用全局设置/重置（GSR）
[英]iCEstick + yosys - using the Global Set/Reset (GSR)
这可能更像是一个iCEstick问题而不是yosys问题，但是因为我正在使用Icestorm工具链，所以问这里。 我想指定我的设计的启动行为，互联网上的各个地方似乎都同意与通常命名的rst信号相关。 对我来说，这样的信号来自哪里并不明显，所以我挖到了通电顺序。 目前的理解来自本文件中的 ...
定位新设备需要什么？
[英]What is required to target a new device?
从高层次的角度来看，使用Yosys定位新设备需要什么？ 我想针对Xilinx XC9572XL。 我有一个这样的开发板： XC9572XL-CPLD-development-board-v1b 。 此CPLD的架构在此处的Xilinx文档中得到了很好的介绍。 我想我需要做以下事情： ...
如何在Yosys的初始块中分配RAM值？
[英]How to assign RAM values in an initial block in Yosys?
我试图使用初始块将值分配给只读的推断RAM： Yosys给出了这条警告信息： 如果我忽略警告（或将初始分配更改为非阻塞），我实验性地发现RAM在上电后的某个时钟周期之前没有得到正确的值。 是不是可以这样使用初始块？ 讨论yosys github repo中的问题＃50提供 ...
iceprog - 找不到iCE FTDI USB设备
[英]iceprog - Can't find iCE FTDI USB device
我想上传一个比特流文件iCEblink40-LP1K评估套件iceprog上的Arch Linux。 然后抱怨： 并且lsusb仅显示： 这是dmesg的输出： 我怎样才能解决这个问题？ 更新 我试过了： 和 但它仍然无法正常工作。 ...
使用yosys进行门级解析
[英]gate level parsing using yosys
我想解析以下顺序门级网表。 而且我希望输出会给我门顺序（端口顺序），以便我可以对代码进行其他计算。 我试图使用yosys命令read_verilog s27.v做到这read_verilog s27.v 。 我可以调试代码，但无法获取单元库或任何会令我无法进行门排序的东西。 PS：我 ...