标签[yosys] 投票最多问题

[英]Is it possible to create a simulation waveform from yosys output

我发现使用iverilog进行模拟是一种不太合适的方法，我可以模拟不能合成的设计，相反的设计不仅可以合成，而且可以在物理硬件上按预期工作，不会与iverilog合成进行仿真。我理想的做法是采用yosys（一个blif文件）的输出并创建一个我可以更有信心的模拟波形（vcd）。 ...

定位新设备需要什么？

[英]What is required to target a new device?

从高层次的角度来看，使用Yosys定位新设备需要什么？我想针对Xilinx XC9572XL。我有一个这样的开发板： XC9572XL-CPLD-development-board-v1b 。此CPLD的架构在此处的Xilinx文档中得到了很好的介绍。我想我需要做以下事情： ...

如何使用 ICESTORM 工具在 Lattice ICE40 引脚上使用 set LVDS 模式

[英]How do I use set LVDS mode on Lattice ICE40 pins using ICESTORM tools

我有一块莱迪思 ICE40_8K 分线板，想知道如何将引脚对设置为 LVDS 模式输入。如果设置为普通单引脚是这样完成的：如何将其修改为 LVDS 输入引脚，以及如何分配附加引脚。谢谢编辑：会是这样吗？：我知道 LVDS 输入仅在第 3 行中，谁能指出我对第 3 行的引脚列 ...

iCEstick + yosys - 使用全局设置/重置（GSR）

[英]iCEstick + yosys - using the Global Set/Reset (GSR)

这可能更像是一个iCEstick问题而不是yosys问题，但是因为我正在使用Icestorm工具链，所以问这里。我想指定我的设计的启动行为，互联网上的各个地方似乎都同意与通常命名的rst信号相关。对我来说，这样的信号来自哪里并不明显，所以我挖到了通电顺序。目前的理解来自本文件中的 ...

什么是好的“模板”Yosys综合脚本？

[英]What is a good “template” Yosys synthesis script?

我想写自己的Yosys综合脚本。什么是开始的好模板？手册和网页包含各种示例，但没有“权威”的hello world示例。 ...

用Yosys生成TIE细胞？

[英]Generate TIE cells with Yosys?

我正在使用Yosys来合成我的RTL设计，其中包括一些文字常量，例如绑定输出端口，如下面的代码所示：在这种情况下，输出d显然总是合乎逻辑的。我使用的流程包括abc -liberty my_stdcells.lib调用，用于将组合逻辑映射到库提供的标准单元格，然后是clean和wri ...

使用 Yosys 导出 FSM

[英]FSM export using Yosys

我正在尝试使用这个名为Yosys 的非常简洁的工具来综合我的 Verilog 设计。我想使用 Yosys 命令 fsm_export 在我的 Verilog 设计中导出 FSM，但它不会生成任何内容。我想知道这个命令应该如何调用？我调用的一系列命令是： read_verilog qwerty ...

Yosys中的计算verilog参数

[英]Computed verilog parameter in Yosys

我正在通过使用Yosys将代码合成到iCE40开发板来学习Verilog。我坚持使用verilog中的参数。我有以下代码：当我用以下代码编译代码时：我收到一个错误：但是，如果我使用注释掉的行，一切都按预期工作。如何使用给定参数计算“bittmrwid ...

如何简化yosys中的复合赋值

[英]How to simplify compound assignments in yosys

我试图让yosys将我的设计综合到结构verilog，因为工具不理解语法{A, B}来指定值A和B的串联。例如，当yosys生成类似的语句时工具扼流圈。我想过使用splitnets传递消除多位线，但多位端口仍然会导致yosys生成{}语法。即使运行splitnets - ...

Yosys如何使用qwp命令

[英]Yosys how to use the qwp command

关于Yosys QWP测量线长度的命令。我尝试了QWP命令但是我确实需要更多信息，我没有找到它的文档。我希望你能帮帮我：是总边长：20053.402364意味着垂直边长的总和是20053和水平边402364还是只是某种精度长度？什么是加权边长？如何理解993. ...

修改iCE40比特流以加载新的Block RAM内容

[英]modify iCE40 bitstream to load new block RAM content

我目前的iCE40 FPGA项目包括一个连接到4Kx8 RAM的8位（软IP）微处理器，该RAM由8个2Kx2 Block RAM组成。能够将新程序（用于8位微控制器）加载到4kx8 RAM中而无需重新编译或重新路由，这将非常有用。建议的流程需要a）分析FPGA网表，以确定如何排列和命名 ...

iceprog - 找不到iCE FTDI USB设备

[英]iceprog - Can't find iCE FTDI USB device

我想上传一个比特流文件iCEblink40-LP1K评估套件iceprog上的Arch Linux。然后抱怨：并且lsusb仅显示：这是dmesg的输出：我怎样才能解决这个问题？更新我试过了：和但它仍然无法正常工作。 ...

为什么yosys重新编号矢量端口？

[英]Why does yosys renumber vector ports?

我的顶级verilog模块为myStorm ice40板上的四个LED指示信号，标记为“LED1-LED4”。我在.pcf文件中使用相同的编号：但是在.blif输出中，yosys重新编号了信号：所以arachne-pnr抱怨说： yosys是否期望顶级矢量端 ...

我们可以在Yosys脚本中有变量吗？

[英]Can we have variables in a Yosys script?

我想通过分解常见参数来使我的Yosys脚本更干，例如在以下示例中：我还没有找到一种声明或取消引用变量的方法，有没有像TCL（ set lib_file /long/path/to/lib/file ）或Bash（ export lib_file=/long/path/to/lib/fi ...

了解为iCE40 I / O磁贴生成的比特流

[英]Understanding the bitstream generated for iCE40 I/O tiles

当我使用Yosys和arachne-pnr合成一个空电路时，我得到一些不规则的位：这些也是我到目前为止可以生成的每个其他文件的一部分。由于未使用的I / O磁贴都设置了IE位，因此我将其读作：对于IE / REN块6 17 0，启用输入缓冲区对于IE / RE ...

脚本的参数

[英]Parameters to Script

有没有办法将参数（或命令行参数）传递给Yosys脚本？我在这个问题中看到（我们可以在Yosys脚本中有变量吗？）你可以在TCL解释器中运行Yosys脚本。有没有办法传递参数？我这样做的原因是我有一个脚本，我希望能够使用Verilog文件的参数化路径调用脚本。当然这是一 ...

如何将时钟门映射到技术库单元

[英]How to map clock gate to tech library cell

我在设计中有以下时钟门：使用 Yosys 进行综合时，生成的网表实例化（对于reg enabled的reg enabled ）一个\\$_DLATCH_P_单元，该单元不包含在我使用的标准单元库文件中，即使该库确实包含锁存器。与其尝试将此设计的enabled与库中的标准锁存单元相匹配，我想 ...

使用yosys进行门级解析

[英]gate level parsing using yosys

我想解析以下顺序门级网表。而且我希望输出会给我门顺序（端口顺序），以便我可以对代码进行其他计算。我试图使用yosys命令read_verilog s27.v做到这read_verilog s27.v 。我可以调试代码，但无法获取单元库或任何会令我无法进行门排序的东西。 PS：我 ...

如何通过IceStorm在512x8读取模式下使用iCE40 4K Block RAM？

[英]How can I use iCE40 4K block RAM in 512x8 read mode with IceStorm?

我试图弄清楚如何在iCE40HX-8K分支板上使用Block RAM。我想以512x8的配置访问它，据我从文档中可以得知，IceStorm项目支持该配置，但我无法使其按预期运行。如果我理解正确，那么将READ_MODE参数设置为1初始化SB_RAM40_4K原语应该将块设置为512x ...

Yosys无法打开包含文件

[英]Yosys Can't open include file

我收到yosys Can't open include file错误。是否存在用于定义包含目录的命令行参数和/或是否正在寻找包含文件的默认目录？ ...