kbuild如何实际工作？

Question

当我正在开发一个Linux驱动程序时，我已经阅读了有关如何通过本文档编写linux kbuild makefile的内容

我知道kbuild系统使用makefile变量，例如obj-y obj-m来确定要构建的内容以及如何构建。

但是我很困惑的是kbuild系统在哪里真正执行构建过程。总之，如果我有obj-m = ao ，那么kbuild系统在哪里解析obj-m并执行gcc ac ？

Answer 1

Kbuild的Makefile并不是最容易阅读的，但这里是一个高级解读（使用4.0-rc3内核）：

1. 顶级Makefile可以

    include $(srctree)/scripts/Kbuild.include 

   ，其中$(srctree)是顶级内核目录。

2. Kbuild.include定义了各种常见的东西和助手。 其中包括build ：

    ### # Shorthand for $(Q)$(MAKE) -f scripts/Makefile.build obj= # Usage: # $(Q)$(MAKE) $(build)=dir build := -f $(srctree)/scripts/Makefile.build obj 

   build与$(MAKE) $(build)=dir类的命令一起使用来执行目录dir的构建。 它使用了scripts/Makefile.build 。

3. 返回顶级Makefile，有以下内容：

    $(vmlinux-dirs): prepare scripts $(Q)$(MAKE) $(build)=$@ 

   vmlinux-dirs包含要构建的子目录列表（ init ， usr ， kernel等）。 将为每个子目录运行$(Q)$(MAKE) $(build)=<subdirectory> 。

   上面的规则编译内核映像和模块的目标文件。 在顶级Makefile中，还有一些额外的模块特定内容：

    ifdef CONFIG_MODULES ... modules: $(vmlinux-dirs) $(if $(KBUILD_BUILTIN),vmlinux) modules.builtin # Do additional module-specific stuff using # scripts/Makefile.modpost among other things # (my comment). ... ... endif # CONFIG_MODULES 

4. 现在查看scripts/Makefile.build （ $(build)使用的Makefile），它首先初始化obj-*列表和各种其他列表：

    # Init all relevant variables used in kbuild files so # 1) they have correct type # 2) they do not inherit any value from the environment obj-y := obj-m := lib-y := lib-m := 

   再往下一点，它在Kbuild文件中加载，其中设置了obj-y ， obj-m等：

    include $(kbuild-file) 

   进一步向下是默认规则，它具有$(obj-y)和$(obj-m)列表作为先决条件：

    __build: $(if $(KBUILD_BUILTIN),$(builtin-target) $(lib-target) $(extra-y)) \\ $(if $(KBUILD_MODULES),$(obj-m) $(modorder-target)) \\ $(subdir-ym) $(always) @: 

   $(obj-y)先决条件来自$(builtin-target) ，其定义如下：

    builtin-target := $(obj)/built-in.o ... $(builtin-target): $(obj-y) FORCE $(call if_changed,link_o_target) 

   实际建筑似乎是由以下规则执行的：

    # Built-in and composite module parts $(obj)/%.o: $(src)/%.c $(recordmcount_source) FORCE $(call cmd,force_checksrc) $(call if_changed_rule,cc_o_c) 

   if_changed_rule来自Kbuild.include 。 该规则最终在Makefile.build运行以下命令：

    define rule_cc_o_c $(call echo-cmd,checksrc) $(cmd_checksrc) \\ $(call echo-cmd,cc_o_c) $(cmd_cc_o_c); \\ ... endef 

   $(cmd_cc_o_c)似乎是实际的编译命令。 通常的定义（ Makefile.build ，AFAICS中有两种可能）似乎如下：

    cmd_cc_o_c = $(CC) $(c_flags) -c -o $@ $< 

   除非使用例如make CC=clang明确设置，否则CC默认为gcc ，如顶层Makefile中所示：

    ifneq ($(CC),) ifeq ($(shell $(CC) -v 2>&1 | grep -c "clang version"), 1) COMPILER := clang else COMPILER := gcc endif export COMPILER endif 

我解决这个问题的方法是在内核构建期间执行CTRL-C并查看make报告错误的位置。 另一个方便的make调试技术是使用$(warning $(variable))要打印的价值variable 。