当设计仅具有输入信号Din时，如何将来自测试设备的LVDS信号连接到fpga virtex 5？

Question

我将在PM2模块的引脚连接器上提供din +到A1和din-到A2，连接到FPGA，但是在顶层vhdl设计模块中只有1个输入端口“ din”连接到FPGA上的AG7引脚。 如何在UCF文件中进行连接？

PM2 Pin - A1, A2
FPGA pin -AG7, AG6 
FPGA bank VCCO - 2.5v, 2.5v
Pin Function - LVDS pair 100 ohm differential impedance; can also be used as single-ended

Answer 1

您必须手动实例化差分输入缓冲区。 对于Xilinx，它将是Unisim库中的IBUFDS。 修改端口以使其具有两个din引脚，并在现有设计中添加缓冲区，或者编写一个简单的包装来转换diff。 配对至单端并将其传递到当前端口。