假设我有以下 verilog： 我想生成一个 verilog，其中线c被移除。 我试过这个： 但电线c仍然存在： ...
我正在自学verilog，对我来说是裸露的。 :) 我有一条名为enable的时钟线来自我创建的时钟分频器。 我的开发板上还有一个rst按钮。 我想修改以下代码以通过关闭我的 LED 来响应rst按钮按下： 我添加了我的rst按钮作为额外的边缘敏感度，并在if语句中捕获它： 当我使用 ...
我问了这个问题..没有得到答案，投了反对票 IceStorm 网站显示支持， iCE40-UP5K- UWG30 莱迪思的单线聚合演示/开发板使用不同的部分（仅包差异？）， ICE40UP5K -SG48I 如果对引脚约束进行适当更改，IceStorm 是否可以与这部分一起 ...
我在 verilog 中编写了一个整数 RISC-V-64 CPU。 它使用 Verilator 构建并通过测试，所以现在我想将它上传到 FPGA。 我是这个 FPGA 世界的新手。 我有一个朋友给我的 Zybo Zynq 7000，但是从 Xilinx 获取需要上传 verilog 的工具是一种 ...
嗨，我遇到了一个与 std::map 中 operator [] 插入值的迭代器顺序相关的问题。 代码是265行的github程序： many_async_rules[rstval].insert(sync_level); map 的定义是std::map<RTLIL::SigSpec, ...
我添加了yosys标签，尽管这个问题可能更多地是关于 nextpnr（该站点上没有标签）。 我在以下文件中使用yosys和nextpnr-ice40 。 当我使用--post-route /path/to/nextpnr/python/dump_design.py转储设计时（我没有理会 GUI）， ...
我在尝试运行该程序时遇到的错误是： Yosys 失败，代码 1 unnamed.sv:5：错误：模块端口“\D0”既不是输入也不是 output。 所有电线都会发生这种情况。 ...
我刚刚开始学习openlane。 我希望看到使用 openlane 的 RTL 综合类似于我们在 vivado RTL 综合中的方式。 我已经阅读了文档，但找不到任何相关内容。 ...
我正在尝试将我的构建代码上传到我的 alchitry-CU FPGA 板上，在 windows 上使用 iceprog throw apio。 然后执行 而 output 是 我已经安装了 libusbk 驱动程序，并在另一台装有标准驱动程序和提供的 IDE Alchitry Labs 以及 ice ...
我想知道json -aig命令生成的 AIG 的格式示例 output： "models": { "$xor:0:0:1:1:1": [ /* 0 */ [ "port", "A", 0 ], /* 1 */ [ "port", "B", 0 ], ...
我有下面的 Verilog 声明： 我期待一个注册。 然而，在我用 Yosys 合成后，我得到了如下结果： 我不明白为什么 Yosys 将上述 Verilog 语句转换为常量 1。 请指教，谢谢！ ...
在这个问题中，我被建议使用现有的库来测试 iCE40 Ultra Plus 5k 的 PLL。 我买的Icebreaker V1.0e板子是这样的： 外部 12 MHz 振荡器连接到 Lattice iCE40UP5k （封装 SG48）的引脚 35 （标记为绿色） 。 引脚 35 具 ...
我知道，如何使用yosys从 verilog .v文件编译.dot文件，以便以图形方式检查 verilog 设计。 我在我的 makefile 中使用了这样的目标： 但有一个问题。 .dot文件编译并使用 `xdot 打开后，一切看起来更像软件流程图，但我希望它看起来更像电子原理图。 目前有没有办 ...
我有两个模块，每个模块都在单独的 verilog 文件中。 一个文件是带有顶级模块double_shift_reg.v的double_shift_reg ： 另一个文件是带有模块shift_reg.v的shift_reg ，在顶层模块中使用： 然后我尝试创建和预览一个.dot文件： 最后一部分的编译 ...
我正在尝试正式验证我的 verilog FPGA 设计led_walker.v 。 所以我首先将其合成为一个.smt2文件： 然后我使用合成的led_walker.smt2文件和yosys-smtbmc使用BMC 方法正式验证我的设计： 此命令尝试使用求解器yices并且看起来它已损坏...我对形 ...
Test.v 在这里： 首先，我通过 yosys 获取 .blif 文件（我使用 mycells.lib，因为我只想在工作台文件中使用简单的门）： 我得到以下 test.blif 文件： 我退出“yosys”并输入“yosys-abc”以生成.bench 文件。 但是我得到了下面的 model 错 ...
我是 Yosys 的新手，我正在尝试使用 xilinx 基元来合成设计。 我想知道我们是否可以使用赛灵思基元来合成设计。 如果是，那么我们如何在综合过程中提供这些xilinx原语的映射信息。 如果有人可以帮我举个例子，那将非常有帮助。 谢谢 ...
我正在使用 yosys 来合成简单的电路，并展示结果如何随单元库而变化。 但是，看起来结果没有得到很好的优化。 我正在使用从以下网站下载的库vsclib013.lib ： http://www.vlsitechnology.org/synopsys/vsclib013.lib 例如，我合成了一个由 ...
我有一个非常简单的组合电路，写在.blif中，比如： .model电路 .输入 ab .输出 c .names ab c 11 1 。结尾现在我想用yosys模拟它，我想指定输入。 基本上，我试图从 SIS 复制模拟命令，这将是“模拟 0 1”，结果会给出“输出：0”。 但是，从文档看来， ...