在verilog中包含一个模块

Question

我想将verilog模块包含到另一个文件中。 如何将其包含在代码中，如何编译代码以包含头文件？ 是不是像c？

Answer 1

1. 一个基本的例子可以将它们包含在一天内verilog第4页所示的同一文件中。

2. 应自动找到同一文件夹中的所有文件。

3. 包括它们，如Hello_World_Program_Output或下面的示例所示。

4. 高级工作流可以使files.f列出指定包含目录的verilog或config文件。

包括（3）的示例：

`include "folder/sub.sv"
module top;
  sub sub_i(
    .a(),
    .b()
    ...

文件扩展名.v用于verilog编译，您的编译器应使用最新标准Verilog 2005. .sv扩展名用于SystemVerilog。 这取代了2009年的Verilog。文件扩展名导致编译器切换到SystemVerilog。