Verilog在启动期间始终阻止执行

Question

我在verilog中始终有一个阻止，如下所示。 内部的所有输入信号始终处于阻塞状态，直到启动时间达到50ns。 我不希望在到达启动时间之前执行always块。 什么是实现此功能的最佳方法？ 谢谢。

always begin
 //functional code
 #10
end

Answer 1

使用initial块

initial #50ns forever begin /* functional code */ #10; end

或用于组合逻辑，请使用

initial #50ns forever @* begin /* functional code */ end