由多个1位ALU组成4位ALU

Question

我正在尝试将几个1位ALU合并为一个4位ALU。 我对如何在VHDL中实际执行此操作感到困惑。 这是我正在使用的1位ALU的代码：

component alu1 -- define the 1 bit alu component
  port(a, b: std_logic_vector(1 downto 0);
  m: in std_logic_vector(1 downto 0);
  result: out std_logic_vector(1 downto 0));
end alu1;

architecture behv1 of alu1 is
begin
  process(a, b, m)
  begin
   case m is
     when "00" =>
        result <= a + b;
      when "01" =>
        result <= a + (not b) + 1;
      when "10" =>
        result <= a and b;
      when "11" =>
        result <= a or b;
    end case
  end process
end behv1

我假设我将alu1定义为较大实体alu4的组成部分，但是如何将它们绑在一起？

Answer 1

有趣的是，您甚至会问这个问题。 VHDL合成器非常有能力推断您喜欢的任何加法器。 您可以输入所需的内容：

use ieee.numeric_std.all;
...
signal r : unsigned(3 downto 0);
signal a : unsigned(2 downto 0);
signal b : unsigned(2 downto 0);
signal c : unsigned(2 downto 0);
...
r  <=  a + b + c;

然后，您可以对r进行切片以适合您的需求：

result  <=  std_logic_vector(r(2 downto 0));

Answer 2

您不能（轻松）将这些1位ALU串在一起形成功能性的多位版本。 无法处理加法和减法模式正常工作所需的进位/出位（按位和＆或应该可以正常工作）。

暂时忽略进位问题，通常只需设置一个for generate循环并实例化按位逻辑的多个副本，可能在第一个和/或最后一个元素的大小写特殊，即：

MyLabel : for bitindex in 0 to 3 generate
begin
  alu_x4 : entity work.alu1
  port map (
    a => input_a(bitindex),
    b => input_b(bitindex),
    m => mode,
    result => result_x4(bitindex) );
end generate;