通過固定周期數Verilog生成時鍾延遲

Question

我有一個始終處於活動狀態的時鍾，還有另一個稱為“采樣”的時鍾，它是從第一個時鍾生成的。 我想通過verilog中的第一個時鍾信號的固定周期數生成“采樣”信號的延遲

Answer 1

使用移位寄存器 ：

parameter DELAY = number_of_clock_cycles_you_want_to_delay_by;

reg [DELAY-1:0] shift_reg;

always @(posedge clk)
    begin
          shift_reg <= { shift_reg[DELAY-2:0], signal_you_want_to_delay};
    end

assign delayed_signal = shift_reg[DELAY-1];

Answer 2

我認為您需要添加一個倒數計數器，否則，它會一直向左移動而不會結束。