字節屏蔽 AxiStream：如何使用 tkeep systemverilog 屏蔽 tdata
[英]Byte Masking AxiStream: How to mask tdata with tkeep systemverilog
在 AxiStream 中，每次傳輸中的 tkeep 值表示同一傳輸的 tdata 字段中的有效字節。 在 systemverilog 中，我想使用 tkeep 來屏蔽（設置為 0）tdata 字段中的無效位。 如果 tkeep 表示無效位，那么我可以簡單地做： masked_tdata = td ...
如何創建寬度由另一個參數設置的十進制數組參數？
[英]How to create decimal array parameter with width set by another parameter?
我的模塊具有信號sensor_line[WIDTH-1:0]的可配置寬度輸入，其中WIDTH是參數。 對於每個sensor_line ，我都有一個記錄器模塊，在for循環中用generate塊實例化。 我需要將一個十進制數參數傳遞給這個記錄器，每個sensor_line都不同。 我需要創建一些十進 ...
SystemVerilog: 數組部分 select +: 是否可以由 Vivado 合成變量開始？
[英]SystemVerilog: is the array part select +: with variable start synthesizable by Vivado?
如果我有一個向量並且我想從某個地方開始讀取它的一部分，我可以使用語法“vector[staring_point +: output_length]”，starting_point 是 integer 嗎？ 可以合成嗎？ 如果我寫這樣的代碼： 設計就是這樣，輸入和 output 綁定到 GPIO。 ...
簡單測試台讀寫CSV
[英]Reading and writing CSV for a simple testbench
我正在嘗試從input.csv文件中讀取一組用於模擬的值，並將結果寫入output.csv文件。 當我將結果轉儲到output.csv文件時，我發現有些不一致。 我的模塊bypass只是將數據注冊到兩個階段並將輸入發送到 output。 下面是我的測試台： 以下是我用於測試的input.csv ： ...
如何使用時鍾信號循環狀態？
[英]How do I loop states with clock signal?
我需要en在 4 個特定給定狀態之間循環：4'b0111、4'b1011、4'b1101 和 4'b1110 到目前為止，這是我的代碼 據我所知，通過硬件，它將第一階段傳遞到 4'b1011，然后完全停止。 這很可能是由於它是一個條件運算符； 但是，據我了解，它仍然應該循環。 我怎樣才能讓這個工作 ...
無法將打包值分配或比較到未打包值，反之亦然
[英]Can't assign or compare packed values to unpacked values or vice versa
我正在制作一個數組並定義其值，但它顯示此錯誤： 無法將打包值分配或比較到未打包值，反之亦然這是我的代碼： 我想將所有 16 個向量分配為這些值。 ...
在重置值的分配中確定參數值的大小
[英]Sizing a parameter value in an assignment of a reset value
以下代碼是正確的，因為RESET_VAL會自動擴展或截斷為WIDTH ： 但是，綜合工具發出警告： 任何人都可以幫助我使用正確的語法來調整parameter值的大小嗎？ 我想通過層次結構傳遞參數，指定它們的（32 位）值，而不必深入到子模塊以確定參數的正確大小。 ...
我們可以使用 disable 語句禁用 Always 塊嗎？
[英]Can we disable Always block using disable statement?
我無法理解 disable 語句在上述代碼中的實際行為。 我原以為statement 1只會執行一次，然后永遠禁用 always 塊 (b1)。 但實際上statement 1正在無限執行（直到進程被終止）而statement 2被跳過。 我已經嘗試了 EDA Playground 的所有模擬器。 ...
嘗試設計一個8位可重載遞減計數器
[英]Trying to design an 8-bit reloadable down counter
任務：設計一個 8 位遞減計數器，它接受一個初始輸入值並開始遞減計數，當計數變為 8'b0000_0000 時，它應該自動設置為輸入值。 例：給定輸入8'b10010100，計數器開始遞減計數，當數值達到8'00000000時，自動復位為8'b10010100，再次開始遞減計數。 為此用行為法寫了一 ...
任務不更新測試平台 sclk
[英]Task does not update testbench sclk
我試圖理解為什么我的信號在任務處理時沒有更新。 正如您在下面看到的，問題與任務內部正在正確更改的信號有關，但即使在分層調用中也不要更改任務外部的信號。 tbench.sclk和MOSI不會在全球范圍內發生變化，而只會在局部發生變化。 這是界面： ...
是否有任何 API 將“svLogicVecVal *”轉換為“uint_8”？
[英]is there any API to convert "svLogicVecVal *" to "uint_8"?
我在 systemverilog 中的輸入是位； 但我需要它在 uint8_t 中。 是API還是圖書館可以辦理？ 僅供參考，我正在嘗試使用“dpi”驗證 .C 的 verilog 結果。 系統驗證： c： c編譯錯誤 ...
我如何找到 12h06f 是什么號碼？
[英]How do I find what number is 12h06f?
我在 verilog 和數字邏輯練習中一次又一次地發現這樣的數字，但我不知道我應該如何知道這是什么數字或如何在 verilog 代碼中將其寫為 12'b。 有人可以向我解釋嗎？ ...
結果不同？ ： 操作員
[英]Different results with the ? : operator
我有一個問題? : ? :運營商。 out1和out2應該是一樣的，但我得到了不同的結果。 我在HDLBits模擬器iverilog中對此進行了測試。 下面是代碼，下圖是對應的wave。 ...
低通 FIR 濾波器
[英]Low pass FIR FILTER
我被指派制作低通冷杉濾波器。 這是分配問我的： 編寫一個用作低通 FIR 濾波器的模塊。 輸入和 output 信號應該是 16 位的並且有符號。 添加一個采樣時鍾輸入和另一個更快的時鍾以保持運行。 通過在輸入端生成方波信號並觀察 output 信號來測試仿真中的操作。 在演示文稿中展示您的實施和模 ...
12 小時制代碼 output "pm" 比標准答案少一小時
[英]12-hour clock code output "pm" has one hour less than the standard answer
HDLBits 12 小時制我寫了這個問題的答案，但出現了錯誤。 我找不到我錯在哪里，因為答案只是告訴我有多少不匹配。 有人可以告訴我嗎？ 以下是 HDLBIts 的結果： 結果結果結果這是我的代碼： ...
在 SystemVerilog 中使用 $dist_uniform 的隨機數生成器
[英]Random number generator using $dist_uniform in SystemVerilog
我正在嘗試使用 Quartus 和 ModelSim 使用$dist_uniform生成一個隨機數。 相關代碼部分如下（在一個循環內）： 'rand' 始終為 20，而 'rand_test' 在每次迭代中都不同。 將不勝感激有關此事的任何建議。 我已經嘗試了$dist_uniform的許多變體以 ...
Verilog的macro_text是如何拆分成token的？
[英]How is Verilog's macro_text split into tokens?
從我對 IEEE 1800-2017 的閱讀來看，詞法分析似乎是上下文相關的，特別是由於數字。 考慮以下示例。 f是否是前面數字標記的一部分取決於數字標記前面是否有'h 。 但是，在預處理時，上下文並不總是很清楚。 以下代碼片段應該打印什么？ macro_text中的1f應該被視為兩個標記並用 ...
錯誤：“賦值語句左值中的語法。” 在嘗試在 always 塊中分配一個 reg 時
[英]Error: "Syntax in assignment statement l-value." while trying to assign a reg inside an always block
我正在嘗試 model 電路。 這是我要構建的電路的代碼。 我在always塊中得到錯誤，特別是在案例中。 我正在嘗試將reg NextState分配給特定的 state； 但是我得到一個錯誤。 在編譯期間，我在always塊內的多行中收到標題中描述的錯誤。 ...
Verilog：仿真和硬件實現在一個 state 行為上有所不同
[英]Verilog: Simulation and Hardware Implementation differ in one state behaviour
我目前正在嘗試將 UART 模擬實施到 FPGA 中。 這個想法是，只循環遍歷預定義數據（由 byte_array_com_message_1 - 4 定義），然后將其放在一行 (out_cross_com1) 上。 每個字節都應根據使用的 UART 標准發送，因此通過在空閑時保持信號高電平，通過拉 ...
模塊端口上的多維數組串聯
[英]Multi-dimensional array concatenation on module port
我正在嘗試將幾個打包的 arrays 連接到解壓縮的數組 其中模塊temp_v1端口定義為解壓縮數組： 當我運行 ace 編譯 (vcs) 時失敗並生成此錯誤消息： 解包數組連接到 output 端口將被視為賦值；； 圖案。 帶勾號 (') 的前綴可轉換為賦值模式。 然而 DC next (Desi ...