我想在基於SDRAM的DE1-SOC中實現電路，我應該從哪里開始？ （我已經完成了一部分）

Question

我想做一個簡單的項目，將10個數字加載到Altera DE1-SOC的SDRAM中，准備作為正在創建的邏輯單元的輸入，

邏輯單元僅執行一個簡單的算術運算“ Y =（X + 1）*（X-1），X是輸入，Y是輸出”。它將從SDRAM中（一個接一個地）選取值，計算並將結果吐出到另一個SDRAM裝置中。

然后，SDRAM應該存儲該數據，例如，我希望將該數據從DE1-SOC中取出到PC中。

到目前為止，我已經完成了以下代碼（以防萬一需要檢查）：

module mem_prue1 (rst_n, clk, fin);

input clk, rst_n;
output fin;

wire [6:0] data_X;
reg [6:0] sec_A, sec_B, s_sec_A, s_sec_B;
reg [13:0] rslt_Y, s_rslt_Y;

reg save_sec_A, save_sec_B, save_rslt_Y, set_ram;
reg clear, enable, next_num, no_num, fin, w_mem_out; 

reg [1:0] state, nextstate;
reg [3:0] indx;

parameter S0 = 0; parameter S1 = 1; parameter S2 = 2; parameter S3 = 3;


RAM_IN RAM_IN_inst1 (
.data_X (data_X),
.indx(indx)
);

RAM_OUT RAM_OUT_inst1 (
.s_rslt_Y (s_rslt_Y),
.w_mem_out (w_mem_out), 
.set_ram (set_ram)
);

always @ (posedge clk or negedge rst_n)
begin   

if (~rst_n) 
        begin
            set_ram <= 1;
            indx <= 0;
            no_num <=0;
            enable <= 1;
            s_sec_A <= 0;
            s_sec_B <= 0;
            s_rslt_Y <= 0;
            state <= S0;
        end 
    else if (clear) 
        begin
            enable <= 0;
            state <= nextstate;
            no_num <= 0;
            indx <= 0;
            set_ram <= 1;
            fin <= 1;
        end     
    else
        begin
            set_ram <= 0;
            state <= nextstate;
            if (save_sec_A)
                s_sec_A <= sec_A;
            if (save_sec_B)     
                s_sec_B <= sec_B;
            if (save_rslt_Y)    
                s_rslt_Y <= rslt_Y;
            if (next_num)
                begin
                    if (indx >= 9)
                        begin 
                            indx <= 0;   /// resetea el indice de la memoria
                            no_num <= 1;  // se informa que no hay numeros
                        end
                    else
                        indx <= indx + 4'b0001;
                end 
            end
end

always @ (*)
begin
w_mem_out = 0;
sec_A = 0; sec_B = 0; rslt_Y = 0;
save_sec_A = 0; save_sec_B = 0; 
save_rslt_Y = 0; clear = 0;
next_num = 0;
case (state)

S0: 
        begin
        if (~enable)
            nextstate = S0;
        else 
        begin
            sec_A = data_X + 7'b0000001; 
            save_sec_A = 1;
            nextstate = S1;
        end
        end

S1: begin
        sec_B = data_X - 7'b0000001;
        save_sec_B = 1;
        nextstate = S2;
        end

S2:     begin
        rslt_Y = s_sec_A * s_sec_B;
        save_rslt_Y = 1;
        nextstate = S3;
        end

S3:     begin
        w_mem_out = 1;
        next_num = 1;
        nextstate = S0;
        if (no_num == 1)
            clear = 1;
        end

default:
        nextstate = S0;

    endcase

end

endmodule

這是我“模擬”為輸入數據的RAM的內存：

module RAM_IN (data_X, indx);


input [0:3] indx;
output [6:0] data_X;


reg [6:0] data_X;
reg [6:0] in_ram [0:9];

always @ (indx)
data_X = in_ram [indx];

initial
begin
$readmemb("C:/altera/15.0/PROYECTOS/mem_prue/in_ram.txt", in_ram);
end

endmodule

這用於輸出數據：

module RAM_OUT (s_rslt_Y, w_mem_out, set_ram);

input [13:0]s_rslt_Y;
input set_ram, w_mem_out;

reg [3:0] addr_out; // tamano de 57600 datos 

reg [13:0] mem_out [0:9];

always @ (w_mem_out or set_ram)
begin

if (set_ram)
addr_out = 0;

else if (w_mem_out == 1) 
    begin
        mem_out [addr_out] = s_rslt_Y;  
        addr_out = addr_out + 4'b0001;
    end
else 
    addr_out = addr_out;

end
endmodule

和測試台：

module mem_prue1_tb ();

wire fin;
reg clk, rst_n;

mem_prue1 mem_prue1_inst1 (

.clk(clk),
.rst_n (rst_n),
.fin (fin)

);


initial
begin
rst_n <= 1; 
#1 rst_n <= 0;
#2 rst_n <= 1;
clk <= 1;
end 


always
begin
#5 clk = ~clk;
end

//---------------------------
integer out,i;
initial begin
  out=$fopen("C:/altera/15.0/PROYECTOS/mem_prue/mem_out.txt");
end

always@(posedge clk) begin
if(fin==1)        
  for(i=0;i<=9;i=i+1) begin
     $fdisplay(out,"%b",mem_prue1_inst1.RAM_OUT_inst1.mem_out[i]);
    if(i==9)begin
        $stop;
    end
end

end

endmodule

因此，基本上現在我想用“模擬” RAM代替真正的SDRAM，我不知道最實用的方法是什么。

我應該使用QSYS，NIOS-II，還是僅通過學習Megawizard IP庫並生成UniPHY的變體即可。 我只是在學習使用FPGA，因此我對此部分感到困惑。 我想下載適當的手冊和教程以詳細了解此內容，但希望大家能幫助我。

PD：我的目標是將我的邏輯單元與“模擬內存”“隔離”，因為我猜測是否像我一樣編程，它將消耗邏輯資源，而我的主要目標是計算面積，能量和速度僅消耗我的邏輯，而沒有內存負擔。

謝謝。

Answer 1

您的關鍵字（QSYS，megawizard和uniphy）表示Altera。 如果您只是要模擬SDRAM，則應該可以。 有時，在真正的芯片中建立該接口會很麻煩。

如果您只是在進行仿真，我將使用QSYS生成SDRAM控制器模塊。 如果可以執行DDR3，則可以生成示例設計。 如果這樣做，您將能夠看到DDR3的接口如何工作。 實際上，它應該已經走了。

作為一個FYI，盡管讀取時會有更多的延遲，所以您需要能夠等待響應，或者需要具有管道架構，在該架構中可以同時進行多個讀取。

Answer 2

“ FPGA現在是什么？” 教程針對SDRAM仿真提供了一些建議（針對Xilinx平台，這顯然與您的特定情況不符）。 基本上，歸結為找到具有可用Verilog / VHDL模型的SDRAM供應商，然后將其插入仿真測試台。 （請注意，這些模型將無法綜合。）

http://www.xess.com/static/media/appnotes/FpgasNowWhatBook.pdf

Answer 3

Altera有一個教程，用於在DE1-SoC板上將SDRAM連接到Nios II系統（使用Qsys）。

ftp://ftp.altera.com/up/pub/Altera_Material/16.0/Tutorials/Verilog/DE1-SoC/Using_the_SDRAM.pdf

如果您要實現自己的控制器（或使用僅硬件的IP內核），則本教程還將提供SDRAM的時序信息。