將向量映射到VHDL中的std_in？

Question

我有一個帶有大約30個輸入的組件，並且我有一個具有相同數量的向量。 我想按照以下路線移植組件

component port map(vector(0), vector(1), .... ,vector(31));

有沒有比寫出向量中的每個插槽更快的方法？

謝謝

Answer 1

我相信您將必須枚舉向量中的每個時隙至少一次。 如果要在多個位置執行此操作，則可以為現有組件創建包裝器，以便它接受向量，然后將向量直接分配給包裝器。 然后，只需枚舉一次向量元素（在包裝器中）。

我還使用了自定義類型和轉換功能來允許“更漂亮”的代碼。 您可以創建自定義聚合類型，並在邏輯上使用它們（即：memory.addr，memory.data，memory.wr），並通過功能將它們（從|到）standard_logic_vector捆綁（取消捆綁）（這樣就可以將它們綁定到標准寄存器或FIFO接口），但是您沒有提及要使用的約束類型。