堆棧內存溢出
cost 240 ms
是否可以使用 simvision 工具在日志文件的覆蓋點內顯示特定 bin 的覆蓋范圍？

[英]Is it possible to display coverage of a specific bin within a coverpoint in a logfile using the simvision tool?

我正在嘗試顯示coverpoint中特定 bin 的覆蓋率（以百分比表示）。 我能夠顯示coverpoint coverpoint各個 bin 的覆蓋百分比。 我想做以下 //$display("c1 coverpoint 中 bin a 的覆蓋率：%d", $coverage(cov_a_ins ...

-> 屬性中間的運算符

[英]-> operator in the middle of a property

我知道[-> m]是一個非連續的 GoTo 運算符，可以用作（例如） 但我遇到了一個例子，我看到（在屬性中間） a -> b 。 這意味着什么？ 這是否意味着如果a為真，則b為真？ 它的行為是否類似於重疊蘊涵運算符？ 請看下面的例子。 謝謝。 ...

張量核的第三維（如 4x4x4）從何而來？

[英]Where does the third dimension (as in 4x4x4) of tensor cores come from?

據我了解，Nvidia 張量核心將兩個 4x4 矩陣相乘並將結果添加到第三個矩陣。 兩個 4x4 矩陣相乘產生一個 4x4 矩陣，兩個 4x4 矩陣相加產生一個 4x4 矩陣。 仍然“每個 Tensor Core 提供一個 4x4x4 矩陣處理陣列”。 每行*列需要 4 次乘法累加運算。 我想也許 ...

SystemVerilog：基於參數的端口連接

[英]SystemVerilog : Port connection based on parameter

我正在嘗試使用生成實例化模塊的多個副本。 但是，這些多個副本具有不同的輸出類型（取決於參數）。 有沒有辦法有條件地連接輸出端口。 例如： 調用 module ，注意 out_a, out_b, out_c 是不同的類型 ...

為什么在模擬開始時執行此過程

[英]Why this process is executed when the simulation starts

這是一個簡單的實體，只是為了了解“進程”的用法我的問題是：為什么在模擬剛開始時執行該過程？ 我認為當靈敏度列表中的信號發生變化時該過程會喚醒，但在此示例中，分配給信號“a”的時間是在模擬開始后 3ns。 這是測試台 來自 Modelsim 控制台的消息 ...

異步 FIFO 深度計算

[英]Asynchronous FIFO depth calculation

我需要計算填充異步 FIFO 需要多長時間。 例如：假設模塊'A'想要向模塊'B'發送一些數據。 模塊A的頻率為80MHz。 B模塊的頻率為50MHz。 突發長度為 120。讀取和寫入都沒有空閑周期。 FIFO 深度為 20。填充 FIFO 需要多長時間？ 我知道FIFO的最小深度應該是45。' ...

SystemVerilog：使用寫指針寫入數組

[英]SystemVerilog: writing into an array using a write pointer

想象一下，我有一個特定的字節緩沖區和這個緩沖區的寫指針，例如： 其中wptr指向緩沖區中我要存儲傳入數據的下一個 position 。 現在，假設我的輸入數據也是一個字節塊，例如： 與M < N 。 如果我編寫如下代碼： 一切正常，除了 when wptr > NM的明顯例外，這在我的應 ...

如何使用 genvar 變量訪問輸入信號？

[英]How can I use genvar variable to access input signals?

我有一個帶有 30 個向量輸入的模塊。我在 for 循環分配中需要幫助。 有沒有一種簡單的方法可以在 Verilog 中做到這一點。 我知道我可以通過創建輸入的二維向量在 System verilog 中做到這一點。 但是有沒有辦法在 Verilog 中做到這一點？ ...

如何從APB協議的從站生成PREADY信號？

[英]How to generate PREADY signal from slave in APB protocol?

我正在設計AMBA APB從站。 設計中用於AMBA APB的所有信號都是從主端正確生成的，但是從機應在哪種情況下生成PREADY信號？ PENABLE，PSEL，PADDR和PDATA可通過主機獲得。 我的奴隸什么時候應該產生PREADY信號？ 在設計從器件以將PREADY設置為高電平 ...

設置初始值時對記錄類型信號的部分分配

[英]Partial assignment to signal of record type when setting initial value

是否可以在初始化時對記錄類型進行部分分配？ 就像是： 如果信號分配正常，我可以這樣做： 然而，當初始化信號或常數時，這是不可能的。 對我來說，看起來在設置初始值時必須分配所有記錄成員，或者根本不分配。 可能有一種使用函數的解決方法，但有更簡單/更好/本機的方式嗎？ ...

如何定義記錄類型的默認值

[英]How to define default value for record type

是否可以為記錄類型或任何用戶定義的類型定義默認值？ 類似於（偽VHDL）： 要么 編輯：將glarp從類型更改為子類型定義。 ...

2019-03-30 20:28:11   1   172    vhdl / fpga / asic  
如何從台積電65nm標准單元庫生成.db文件？

[英]How to generate a .db file from TSMC 65nm Standard Cell Library？

我之前一直在使用台積電180nm標准單元庫，這是其目錄結構： 在synopsys目錄中，操作如下： 文件slow.db用於在Design Compiler中合成RTL Verilog。 現在，我得到了一個具有與TSMC 180nm標准單元庫相似的目錄結構的TSMC ...

如何將初始值分配給輸入reg：設計編​​譯器刪除分配

[英]How to assign initial value to an input reg: Design compiler delete the assignment

我是ASIC設計的新手。 我有一個設計，例如兩個輸入a，b。 我正在使用以下代碼初始化這兩個信號。 但是Design編譯器會生成警告，指出寄存器“ a”是一個常量，將被刪除。 當我嘗試進行合成后仿真時，這兩個信號都是“ z”。 那么如何應用初始信號分配來避免此類問題？ ...

2019-02-23 09:00:50   1   66    verilog / asic  
如何在Chisel中用ASIC單元替換組合存儲器

[英]How to replace combinational memory with ASIC cell in Chisel

我正在嘗試對Chisel編寫的Rocket處理器進行ASIC綜合。 它會自動生成* .conf和* .behave_srams.v文件。 因此，我可以輕松地用ASIC SRAM替換SeqMem。 但是，對於作為組合存儲器的“ Mem”，總是更改為寄存器。 如何用ASIC組合存儲器或ASI ...

工藝和“香草” VHDL之間的區別

[英]Difference between process and “vanilla” VHDL

我正在練習VHDL，並且對不需要過程的“簡單”語句有一個基本問題。 我想知道兩者之間的區別 該語句不在流程內部，只是在架構開始后編寫的，並且 這些結果會產生相同的結果嗎？ 泰:) ...

為什么以下時鍾乘法Verilog代碼對我不起作用？

[英]Why is the following clock multiplication Verilog code not working for me?

我正在嘗試生成系統時鍾的（3/16）時鍾。 因此，我決定從系統clk生成一個3x時鍾，然后從該時鍾生成（1/16）x時鍾。 現在，我只能生成3倍時鍾。 我這樣做是通過計算系統時鍾的時間周期，然后在該周期的1/6處切換3x時鍾。 但是我的模擬將永遠停滯不前。 我檢查過，我沒有在任何地方使 ...


排序:
質量:
 
粵ICP備18138465號  © 2020-2024 STACKOOM.COM