嘗試在鑿子中添加新黑盒時出現 TIMESCALEMOD 驗證器錯誤
[英]TIMESCALEMOD verilator error when attempting to add a new black box in chisel
我正在嘗試將一個新的黑盒 verilog 模塊添加到chipyard硬件生成框架並使用verilator對其進行模擬。 我的更改通過了chipyard的scala編譯階段，其中鑿子硬件規范被編譯成verilog。 但是，在verilog被翻譯成C++可執行文件的“驗證”過程中，我遇到了一個錯誤： 環 ...
如何在驗證器仿真中使用 Xilinx IP（或原語）
[英]How to use Xilinx IP(or primitives) in verilator simulation
我正在使用 Xilinx axi ram IP 設計一個 cpu 內核。 為了加快仿真速度，我想將仿真環境移植到verilator。 但是，當我編譯 axi_ram_sim_netlist.v 文件時出現問題。 錯誤 output 表示Cannot find file containing mod ...
模塊缺少時間刻度，因為其他模塊有它 Verilator 錯誤
[英]Timescale missing on the module as other modules have it Verilator error
我正在嘗試通過 MMIO 外圍設備為火箭芯片框架添加加速器。 我瀏覽了 GCD 示例並能夠構建基本的 GCD 代碼。 然后，我將 GCD 替換為具有自己的配置、參數和字段信息的加速器。 現在，當我嘗試將此信息傳遞給火箭芯片時，名稱與freechips.rocketchip.config.{Param ...
如何使用 Verilator 跟蹤特定信號？
[英]How to trace specific signals using Verilator?
我有一個系統，我想使用 Verilator 進行跟蹤，但是使用 VCD 跟蹤文件對資源要求很高（數百 GB）並且非常耗時。 我把trace文件類型改成了FST，文件大小還算合理，但是還是比較費時間。 跟蹤整個系統不是我目前的目標，因為我只想要 8 個信號的值，而不是系統的 16000 個信號。 如 ...
Verilator 是否支持 SystemVerilog 庫？
[英]Does Verilator support SystemVerilog libraries?
從多個源編譯 RTL 時，通常會將它們編譯到單獨的 SystemVerilog 庫中。 這樣做意味着它們不會相互干擾，並且您可以將多個具有相同名稱的不同模塊編譯到不同的庫中。 SystemVerilog 配置用於 select 哪個庫來詳細說明模塊。 如 SV LRM 2017（33 配置設計內 ...
Verilog：仿真出錯但在 FPGA 上運行良好
[英]Verilog: simulation gives errors but runs fine on FPGA
我正在嘗試熟悉 verilog 中的（子）模塊，但遇到了我無法解釋的錯誤。 我有這兩個文件： 頂部.v ： 序列號.v ： 要將它們上傳到我的 ECP5，我使用以下命令流： 它上傳並正常工作（有一個 LED 連接到 txd，它根據 serialtx.v 中的initial o_txd = 1'bx語 ...
SystemVerilog Dataflow Modeling Ripple-Adder 與數組實例
[英]SystemVerilog Dataflow Modeling Ripple-Adder with array instances
我已經使用生成實現了一個（工作的）波紋進位加法器，以創建 16 個不同的full_adder實例（ full_adder按預期工作）： 現在我正在嘗試修改加法器，以便我可以保留一組加法器。 下面是我試圖開始工作的代碼示例： 但是，我從 Verilator 收到了一個 ASSIGNIN 錯誤（文檔顯示 ...
Verilator，運行模擬器給出：無效的參數
[英]Verilator, running simulator gives: Invalid argument
我正在關注本教程。 在第 24 頁上，我沒有得到教程討論的 Makefile。 當我運行./thruwire它說： bash: ./thruwire: Invalid argument 。 這是我的 thruwire.v： 生成這個 verilog 文件后，我運行這些命令來創建 obj_dir ...
為什么在頭文件中定義為靜態的 c++ 方法未顯示在符號表中
[英]Why is a c++ method which is defined static in a header file not showing up in a symbol table
我正在嘗試編譯和鏈接 Verilator (veripool.org) 的運行時支持代碼。 它構建得很好，但由於某種原因，有幾個方法沒有出現在相關的目標文件中， Verilated::timeunit(int)和Verilated::timeprecision(int) 。 這些表面上是在 inc ...
尋找關於僅用與非門基元構建玩具“和”門如何導致 verilog 中未定義行為的解釋
[英]looking for an explanation on how building a toy `and` gate out of only nand gate primitives can lead to undefined behavior in verilog
我正在學習臭名昭著的 nand2tetris 課程，並決定僅使用我在此基礎上構建的原始nand門和模塊在 verilog 中構建計算機。 我為每個模塊編寫了大量測試，在我運行整台機器之前，所有測試都運行良好。 我得到了奇怪的未定義行為，因為位只是以意想不到的方式關閉。 幾個小時的調試后，我跟蹤這個 ...
Verilog - 比特流在硬件上工作，但模擬無法編譯
[英]Verilog - bitstream works on hardware but simulation doesn't compile
我正在使用 Verilog 設置 FPGA，使其每秒閃爍一次 LED。 這是一種方法： 現在我寫了這個 makefile： 前兩個 makefile 目標（ all和flash ）工作完美，當比特流文件上傳到板上時，LED 以 1Hz 的頻率閃爍。 好的。 但是，當我嘗試simulate這個模塊時， ...
Verilator - VerilatedVcdC->dump() 的解釋
[英]Verilator - explanation of VerilatedVcdC->dump()
我正在閱讀精彩的 Verilator教程，在這些幻燈片（第 25 頁）中，作者使用了庫調用： 我知道tfp是一個指向 Verilator 庫對象VerilatedVcdC的指針，因此這個調用實際上是： 但是這個調用實際上做了什么？ header 文件/usr/share/verilator/inc ...
多線程仿真比單線程慢幾個數量級
[英]Multithreaded simulation orders of magnitude slower than single-threaded
我正在使用 Verilator 從一個非常簡單的程序中模擬電路，該程序只是反復將時鍾線設置為高電平，然后是低電平，直到滿足某些 output 條件： 所以問題是，如果我在單線程模式下運行verilator （即我在沒有--threads N標志的情況下運行 verilator，我不會在編譯期間設置V ...
在 a.dll 中使用 typedef void*
[英]Using typedef void* within a .dll
我嘗試從 Verialtor 源代碼中制作 a.dll，因為他們已經實現了這種可能性。 他們使用通用處理程序typedef void* svScope來初始化范圍。 .dll 也使用此手柄。 現在我可以使用創建新功能__declspec(dllexport) svScope svGetScope ...
使用 CMake 內置 NDK 構建 Verilator (C++)
[英]Building Verilator (C++) with CMake built-in NDK
我試過這個例子，但沒有任何反應： 例如，如果我將CMAKE_ANDROID_ARCH_ABI更改為其他任何內容，則沒有任何反應。 這就像 CMake 忽略了代碼的 NDK 部分。 但是如果我將項目更改到另一個位置，則會發生不同的事情： 錯誤： 我沒有使用 CMake 的經驗，我認為問題 ...
如何知道 cocotb 測試台使用的是哪個模擬器？
[英]How to know which simulator is used in cocotb testbench?
為了測試我的 Verilog 設計，我使用了兩個不同的模擬器： Icarus和Verilator 。 這是有效的，但它們之間存在一些差異。 例如，我無法使用 verilator 讀取模塊參數，但 Icarus 可以。 有沒有辦法知道 python 測試文件中使用的是哪個模擬器？ 我想寫這樣的東西： ...
運行 RISC-V Rocket 芯片仿真器失敗
[英]make run for RISC-V Rocket chip emulator fails
我在這里按照自述文件進行設置： https://github.com/chipsalliance/rocket-chip 。 當我在$ROCKETCHIP/emulator目錄中運行make -j6 run時，我收到以下錯誤消息： 我打開了其中一個 *.out 文件，它輸出： 我更新了火箭工具並重建 ...
如何在 systemverilog 中轉換為 longint unsigned？
[英]How do I cast to longint unsigned in systemverilog?
我想將邏輯打包數組轉換為 systemverilog 中的longint unsigned ，然后我可以使用 DPI-C 將其導出為 C++ unsigned long。 我使用的模擬器是 Verilator。 檢查下面的示例。 ...
使用 Verilator 和 VPI 讀取 regs 數組
[英]Reading array of regs using Verilator and VPI
所以我在我的 verilog 中定義了以下寄存器 我的目標是從我的 verilator c++ 代碼中讀取存儲在其中的 16 個值中的每一個。 我發現這個 VPI 東西的文檔很難找到。 我仍然無法弄清楚t_vpi_vecval是什么以及它的參數是什么，或者它是否是正確的方法。 這是我讀取寄存 ...
chisel printf 失敗（使用 chisel3 然后 verilator 構建到 C++）
[英]chisel printf fail (built using chisel3 then verilator to C++)
這是來自https://github.com/freechipsproject/chisel3/wiki/Frequently-Asked-Questions的 HelloWorld.scala 示例的稍微修改版本 我使用 chisel3 構建它，然后使用 verilator 生成 C++。 這 ...