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如何在 Verilog 中实现可综合的 DPLL？

[英]How do I implement a synthesizable DPLL in Verilog?

原文 2010-10-26 22:15:32 4 1 verilog/ fpga/ dpll

Is there any straight forward way to implement an all digital phase lock in synthesizable Verilog?有没有什么直接的方法可以在可合成的 Verilog 中实现全数字锁相？ Everything (including the VCO) should be synthesized.一切（包括 VCO）都应该合成。 The signals I'm looking to lock to are ~0.1-1% of the system clock frequency.我希望锁定的信号约为系统时钟频率的 0.1-1%。 I am using one that I've reconstructed from 1980's IEEE papers, but it doesn't behave as well as advertised.我正在使用我从 1980 年的 IEEE 论文中重建的一个，但它的表现不如宣传的那么好。

For simplicity, the lock can work on a binary pulse signal.为简单起见，该锁可以处理二进制脉冲信号。

1 个解决方案

In FPGA designs I normally use the built in DCMs, or PLLs.在 FPGA 设计中，我通常使用内置的 DCM 或 PLL。

The Cyclone 2 has up to 4 PLLs built in. Cyclone 2 内置多达 4 个 PLL。

Have a look at PLLs in Cyclone 2 .看看Cyclone 2中的PLL 。

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