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为什么我们在用 Vivado 在 Verilog 中构建 T 触发器时必须添加“clr”（干净的输入线）？ - Why do we have to add a "clr" (clean input wire) while forming a T flip-flop in Verilog with Vivado?

我正试图在 Verilog 中形成一个 T 触发器。 我正在研究“使用 FPGA 进行数字系统设计：使用 verilog 和 vhdl 实现”中的 verilog，T 触发器的代码如下： 由于切换操作，我理解我们使用它的 xor 部分。 我试图在不使用“clr”的情况下形成它，但它没有用。 （我 ...

0 延迟的连续分配在信号上升沿后未获得预期值 - Continuous assignment with 0 delay not getting the expected value after a signal positive edge

我在 SystemVerilog 中实现了一个 8 位串行输入并行输出寄存器，我正在尝试对其进行测试。 我正在使用Icarus Verilog作为模拟器。 在测试台上，我发送 8 位并等待信号的上升沿，然后检查获得的并行缓冲区。 问题是，在等待上升沿之后，并行缓冲区没有预期值。 但是，如果我在断言 ...

构造 D 锁存器时使用的缓冲区是什么？ - What are buffers used for in the construction of the D latch?

我正在读一本书数字设计和计算机体系结构，在关于晶体管级 D 触发器的章节中，它说“可以从单个传输门构造一个紧凑的 D 锁存器”，以下是使用此构建锁存器的示例和缓冲器。 我有几个问题： 如果锁存器是一个存储单元，它应该由两个环形元件组成并存储状态，而不仅仅是在时钟脉冲上传递一点信息，那么如何从单 ...

JK-Flip Flop：K-Map求下一个State(Qn+1)的值 - JK-Flip Flop: K-Map to find the Value of Next State (Qn+1)

给定 JK 触发器的真值表、特性表和激励表。 我正在做一个 K-Map 来找到给定 J、K 和当前 State 的 Qn+1（下一个状态）。解释这个的教程中的 K-Map 如下所示： 为什么 JK'（不是 K）不包含在 Qn+1 的方程中？ 为什么 Qn+1 = QnK'+JQn当最右角有一组两个 ...

Verilog 代码已编译，但在使用“$vcdpluson”时没有创建“vcdplus.vpd”波形文件 - FSM 序列检测器 - Verilog code is compiled but there is no "vcdplus.vpd" waveform file being created when using "$vcdpluson" - FSM Sequence Dectector

我的 Finite State Machine - Moore (Non-Overlapping) - 编译后序列检测器的 verilog 代码没有生成“vcdplus.vpd”波形文件。 我正在使用 vcs -debug-access+all <module name> 编译我的 ve ...

异步 FIFO 深度计算 - Asynchronous FIFO depth calculation

我需要计算填充异步 FIFO 需要多长时间。 例如：假设模块'A'想要向模块'B'发送一些数据。 模块A的频率为80MHz。 B模块的频率为50MHz。 突发长度为 120。读取和写入都没有空闲周期。 FIFO 深度为 20。填充 FIFO 需要多长时间？ 我知道FIFO的最小深度应该是45。' ...

将 Waveshare 高精度 AD/DA 板 (ADS1256) 连接到 DE10-Nano 套件 - Connecting Waveshare High-Precision AD/DA Board (ADS1256) to DE10-Nano Kit

我目前正在做一个心电图项目，我在使用 Waveshare 高精度 AD/DA 板（它有一个 ADS1256 ADC 并且用于 RPI）和 Terasic DE10-Nano 套件时遇到了一些困难。 我在 Qsys 中使用具有以下设置的 Altera SPI 主外设： SCLK 速率：20000 数 ...

一个门输入与其他门的多个输出之间的连接如何导致电路 memory？ - How can a connection between one gate input with mutiple outputs of other gates causes circuit memory?

我正在阅读 David Harris、Sarah Harris 的数字设计和计算机体系结构。 作者给出了组合逻辑的以下定义： 组合电路的输出仅取决于输入的当前值； 换句话说，它结合当前输入值来计算 output... 组合电路是无记忆的，但时序电路具有 memory。 组合电路的功能规格以电流输入 ...

casez 语句中“=”附近的 Verilog 语法错误 - Verilog syntax error near "=" in casez statement

对于数字设计课程的实验室，我正在设计部分 ALU。 我已经定义了它的操作，并且需要使用 casez 语句来管理四个 2- sel 的位组合： 我已经在 always @ 中嵌入了 casez 语句，但我收到了一个语法错误，我认为这可能是由于输出是电线； 但我不确定如何解决这个看似简单的问题。 我 ...

&lt;&lt; 运算符合成的硬件是什么 - What is the Hardware synthesized for << operator

我最近开始研究 HDL，同时通过右/左移位运算符，我在学校学习的是它们是连续的 D 触发器，可以逐位移动数据以产生 output。 我假设在 hdl 中合成它们时也会完成相同的操作，但我在 verilog 合成中看不到相同的硬件，它看起来就像 RTL_LSHIFT 中的简单串联操作。 有人可以解释一 ...

Verilog 使用负沿 JK 触发器测试台问题构建同步 4 位计数器 - Verilog Constructing synchronous 4-bit counter using negative edged JK Flip Flop testbench problem

我正在 Verilog 中构建一个 4 位 mod 12 计数器 (0-&gt;1-&gt;2-&gt;...-&gt;11-&gt;0)。 但是，当我尝试在 Vivado FPGA 中使用测试平台模拟此代码时，它似乎无法正常运行。 计数器模块的 Output 始终显示 0。我尝试通过多种方式修改测 ...


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