[英]Populate Makefile Variable with For Loop
我有文件args.cpp/h
, output.cpp/h
和output.cpp/h
computation.cpp/h
。 我想同时使用它们的目标文件和头文件作为依赖项。
我试图通过仅使用基本名称创建一个makefile变量,然后分别使用其目标文件名和头文件名填充其他两个makefile变量,以最大程度地减少代码重复。
到目前为止,这是我正在尝试的步骤,但没有结果:
BASES = args output computation
OBJS =
CODE =
for base in $(BASES); do \
OBJS += $$base.o ; \
CODE += $$base.h ; \
done;
我什至以正确的方式走这条路吗? 如果是这样,如何解决for循环? 如果没有,我应该使用哪种makefile方法来消除代码重复?
那是壳和制造的混合体,不可能那样做。 如果您确实愿意,可以按照这些原则做一些事情,但是没有理由这样做。
BASES = args output computation
OBJS = $(addsuffix .o,$(BASES))
CODE = $(addsuffix .h,$(BASES))
要么
CODE = args.h output.h computation.h
OBJS = $(CODE:.h=.o)
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