缺少使用公司模式的Verilog模式的完整候选人

Question

我正在使用公司模式在Verilog模式下执行自动完成。 我想写end ，并开始一个新行。 但是在键入end ，公司模式会给我候选列表（ endfunction ， endclass ， endmodule ， endpackage ）。 在按ENTER键之前，我必须在end后加上一个空格。

我不确定如何将end添加到该候选人列表中？ 还是应该将此问题提交给公司模式开发人员或Verilog模式开发人员？

Answer 1

公司模式尚不支持Verilog模式。 但是可以通过添加verilog关键字来解决此问题

(require 'company)
(require 'verilog-mode)
(add-to-list 'company-keywords-alist (cons 'verilog-mode verilog-keywords))

希望一些人可以为verilog-mode创建适当的后端。