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在类中使用Systemverilog静态变量

[英]Using Systemverilog static variable in class

我陷入了一个问题,不胜感激任何建议/建议:

我为我的测试平台代理了以下组件:基类A-它定义了两个静态变量X和Y两个新类B和C,两者都是从A扩展的。它们都使用基类中声明的静态变量。 另一个D类,它利用B和C做某事。

可以说D类是我的最高代理,我称之为bfm_agent。 这个bfm_agent可以在我的测试平台中多次实例化。 现在的问题是,X和Y将共享给所有bfm_agent。 我不要 我只希望X和Y是静态的,以便每个bfm_agent中的类B和C可以使用这两个变量来完成某些工作。

我该如何实现? 我只希望这两个静态变量的范围仅在bfm_agent的每个实例内有效。

您应该使用包含变量X和Y的配置对象。然后让基类A构造配置对象(如果该对象不存在),然后为代理的每个实例进行设置。

class A extends uvm_component;

my_config_c myconfig;

function void build_phase(uvm_phase phase);
...
  if(!uvm_config_db#(myconfig)::get(get_parent(),"","myconfig",myconfig)) begin
     myconfig = my_config_c::type_id::create("myconfig");
     uvm_config_db#(myconfig)::set(get_parent(),"","myconfig",myconfig)
  end
endfunction

现在,类B和C都将能够引用myconfig.Xmyconfig.Y

暂无
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