在Quartus II中生成综合后Verilog模型
[英]Generating post-synthesis verilog model in Quartus II
问题描述
我具有Xilinx背景，现在我碰巧在Altera器件上编写了一些代码。 我对生成后期综合模型（以及后期拟合）有疑问。 在Xilinx上，我有一个netget能够生成我设计的verilog或vhdl后合成模型，并且可以在iverilog编译器中自由使用。 我已经找到quartus_eda工具，但是我无法执行我想要的，我可以生成*.vo文件，看起来不错，但是我找不到能够覆盖其中使用的元素的库。 我正在使用--tool=modelsim 。 我应该在哪里照顾他们？
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解决方案1
3 已采纳 2015-09-28 17:11:59
有关ModelSim模拟中Altera器件的预编译库，请参见ModelSim-Altera预编译库。
准备EDA仿真也可能会有所帮助。
但是，您可能会重新考虑进行后期综合/拟合仿真，因为RTL级别的功能仿真与静态时序分析（STA）相结合可能是另一种方法。 如果打算通过拟合后仿真来验证时序，那么请注意，Altera显然放弃了这种支持，因为标准延迟格式输出文件（.sdo）文件中的时序信息不是为拟合后仿真信息生成的，例如Cyclone V器件。
Vivado：行为仿真与综合后功能仿真之间的不匹配
[英]Vivado: Mismatch between behavioral simulation and post-synthesis functional simulation
Quartus Post Synthesis中的问题—输出作为xxxxxxxx获得
[英]Issue in Quartus Post synthesis — output is obtaining as xxxxxxxx
在合成前/合成后使用ModelSim模拟VHDL设计时有条件使用库
[英]Conditional use of libraries when simulating VHDL design with ModelSim in Pre-Synthesis / Post-Synthesis
输入数据未加载到寄存器中 - 仅在综合后时序仿真中存在问题 [VHDL][Vivado]（已解决）
[英]Input data is not being loaded into registers - issues only in post-synthesis timing simulation [VHDL][Vivado] (SOLVED)
无法推断“ RunStop”的注册，因为其行为与任何受支持的寄存器模型（Quartus II）不匹配
[英]Can't infer register for “RunStop” because its behavior does not match any supported register model ( Quartus II )
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