systemverilog中的重复运算符

Question

我有一个系统verilog比较如下。

module m();
  int count = 4;
  logic [3:0] first = 14;
  logic [3:0] second = 15;
  initial begin
    $display("Second %b\n", {count{1'b1}});
    if(first == {count{1'b1}}) $display("FIRST Equals\n");
    else $display("FIRST Not equal %b and %b\n", first, {count{1'b1}});
    if(second == {count{1'b1}}) $display("SECOND Equals\n");
    else $display("SECOND Not equal %b and %b\n", second, {count{1'b1}});
  end
endmodule

这是输出

Second 1

FIRST Not equal 1110 and 1

SECOND Equals

我不明白的是打印语句Second 1和FIRST Not equal 1110 and 1

为什么打印 1 而不是 1111？

Answer 1

我使用的一种模拟器工具会产生编译器错误。 根据IEEE Std 1800-2012 ，第 11.4.12.1 节复制运算符：

复制运算符（也称为多重串联）由串联表示，前面有一个非负、非 x 和非 z 常量表达式，称为复制常量

对于复制，我认为您需要使用数字常量（如 4）或常量类型（如parameter 。

  parameter count = 4;

我使用的另一个模拟器会生成警告并产生您看到的结果。