如何在 VHDL 中使用 Tcl/Tk

Question

我是 VHDL 和 Tcl/Tk 的新手。 直接提问：我想知道如何在 Modelsim 中使用 Tcl/Tk。 假设我对 Tcl/Tk 一无所知，但我有以下 VHDL 代码用于全加器开始。 我可以使用 Tcl/Tk 做什么以及我应该采取哪些步骤。我正在使用 Quartus Prime 标准版和带有 Altera Cyclone FPGA 的 Modelsim。

 LIBRARY ieee;
 USE ieee.std_logic_1164.all;
 USE ieee.std_logic_signed.all;
 ENTITY adder IS
--H&G are 8 bit inputs 
--M is 8-bit output 

PORT (carryin : IN STD_LOGIC;
        X,Y   : IN STD_LOGIC;
        S         : OUT STD_LOGIC;
        carryout: OUT STD_LOGIC);
 END adder;

 ARCHITECTURE Behaviour OF adderk IS 
--SIGNALS ARE VARIABLES THAT WE WILL SIGN OUR OUTPUT VARIABLES TO
Signal Sum : STD_LOGIC;
BEGIN 

    Sum <= X XOR B XOR carryin;
    carryout <= X AND B AND carryin AND (A XOR B);
    M<=Sum;
END Behaviour;

Answer 1

TCL 只是与 ModelSim 环境交互的另一种方式。 TCL 无需使用鼠标在 GUI 中进行操作，而是让您可以灵活地创建脚本来模拟和评估您的设计。 你可以看看这里，我认为你会发现它非常有用。