模拟是否总是在时钟沿显示信号/输出分配？

Question

因此，我了解到，如果我们在时钟控制的过程中分配信号或输出，则该分配发生在下降沿，或者换句话说，当过程暂停时，但是为什么在仿真过程中信号或输出在上升沿被分配？时钟？ 例如，我有以下代码：

 if(rising_edge(clk)) then
     if(one_second_counter = "10111110101111000001111111")
         one_second_counter <= (others=> '0');
     else
      one_second_counter <= one_second_counter + 1; --
 end if;

我已附上仿真波形：

Answer 1

因此，我了解，如果我们在时钟控制的过程中分配信号或输出，则该分配发生在下降沿或换句话说，当过程挂起时…

这是不正确的。 满足过程的敏感度条件时进行分配。 在您的示例中，这是rising_edge(clk) -时钟的上升沿。