[英]Automatic syntax checking in Vivado doesn't work for testbenches?
当我在Vivado(项目模式)下编辑VHDL测试台(模拟源)时,似乎禁用了后台语法检查:明显的语法错误(例如,缺少分号或未定义的信号)未用红线标记(与所有设计源一样)。
有没有一种方法可以激活测试平台的自动背景语法检查? 不对某些文件进行语法检查还有其他原因吗?
这似乎是缺少的功能: Xilinx论坛:VHDL测试平台的不语法突出显示
声明:本站的技术帖子网页,遵循CC BY-SA 4.0协议,如果您需要转载,请注明本站网址或者原文地址。任何问题请咨询:yoyou2525@163.com.