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Vivado中的自动语法检查不适用于测试平台吗？

[英]Automatic syntax checking in Vivado doesn't work for testbenches?

原文 2017-05-12 08:23:39 3 1 vhdl/ vivado/ syntax-checking/ test-bench

When I edit a VHDL testbench (simulation source) in Vivado (project mode), background syntax checking seems to be disabled: Obvious syntax errors like missing semicolons or undefined signals are not underlined with a squiggly red line (as in all design sources). 当我在Vivado（项目模式）下编辑VHDL测试台（模拟源）时，似乎禁用了后台语法检查：明显的语法错误（例如，缺少分号或未定义的信号）未用红线标记（与所有设计源一样）。

Is there a way to activate automatic background syntax checking for test benches? 有没有一种方法可以激活测试平台的自动背景语法检查？ Could there be another reason why some files are not syntax-checked? 不对某些文件进行语法检查还有其他原因吗？

1 个解决方案

这似乎是缺少的功能： Xilinx论坛：VHDL测试平台的不语法突出显示

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