[英]How to add verilog synthesis directives in Chisel3?
例如，我需要确保寄存器数组与Block RAM合成，然后在Verilog中：
reg [3:0] my_ram [255:0] /* synthesis syn_ramstyle=block_ram */;
如何在Chisel中编写相似的代码？
非常感谢。
可悲的是，这目前不受支持。 Firrtl repo上有一个现有的功能请求： https ： //github.com/freechipsproject/firrtl/issues/687 。 我们希望在不久的将来增加对此的支持。
是否有一个如何从 Chisel3 模块生成 verilog 的简单示例？
[英]Is there a simple example of how to generate verilog from Chisel3 module?
Verilog：Vivado综合工具是否会自动将信号添加到灵敏度列表？
[英]Verilog: Does Vivado Synthesis tool, add signals to sensitivity list automatically?
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