根据 SystemVerilog 中的参数分配内部信号

Question

我对内部线路的参数化断言有问题。 假设有两个 SPI 硬件，一个嘈杂，一个好。 我需要为两者使用相同的 IP 核。

在嘈杂的我可以直接使用输入。 基于我想使用或不使用过采样的参数：

基本上这不起作用

generate 
    if (OVERSAMPLE_SS == 1) begin
        assign cdc_spi_ss_n = spi_ss_n_s4;
    end else begin
        assign cdc_spi_ss_n = spi_ss_n;
    end
endgenerate

我正在使用 Quartus Pro 18.1.2

我只是用 if 试了一下，没有生成

Answer 1

我发现当你使用时它并不完全相同

    wire  cdc_spi_ss_n = spi_ss_n;
    wire  cdc_spi_sck  = spi_sck;  
    wire  cdc_spi_mosi = spi_sck;

    logic cdc_spi_ss_n = spi_ss_n;
    logic cdc_spi_sck  = spi_sck;  
    logic cdc_spi_mosi = spi_sck;

所以现在对我来说同样的构造工作 - 我将 .sv 文件标记为 .sv 2009 作为设计语言，但仍然 Quartus 无法处理它......