如何在 Verilog 模拟测试台中写入 txt 日志文件

Question

如果这是一个愚蠢的问题，我深表歉意。 我是一名在 SystemVerilog 中使用 class 的学生，但我应该使用的板子的 VGA 端口坏了，由于整个冠状病毒情况，我无法修复或更换它。 我正在尝试使用 VGA 模拟器，这样我就可以为 class 做作业，但是我对 Verilog 的经验非常有限，而且我很难设置模拟器。 如果有人可以为我指出正确的方向，无论是如何设置此模拟器或使用其他模拟器，我将不胜感激

我正在尝试使用 VGA 模拟器（ https://ericeastwood.com/blog/8/vga-simulator-getting-started ）但要使用它，我需要生成一个日志文件（它们只提供 VHDL 的代码 -如果有帮助，此代码位于上面的链接中）。 所以我需要能够在测试台上，在每个时钟周期将我的变量值和当前仿真时间写入一个 txt 文件。 这在 SystemVerilog 中可行吗？ 我应该如何 go 关于它？

Answer 1

您可以使用$fwrite ，例如：

integer fd;
initial fd = $fopen("log.txt", "w");

reg [3:0] val;
reg sim_done = 0;

...

always @(posedge clk) begin
  $fwrite(fd, "%t %x\n", val);

  if (sim_done) begin
    $fclose(fd);
    $finish;
  end
end