Verilog/SystemVerilog语法如何使用参数来指示比特流长度> 32位？

Question

我的 Verilog/SystemVerilog 中有这几行代码，

parameter DATA_SZ=45;
reg [DATA_SZ-1:0] r_data;
initial r_data = 45'h1F_A4A3A2A1A0;
// How to replace it by 'initial r_data = (DATA_SZ)'h1F_A4A3A2A1A0;?

现在如何通过将 45 替换为 DATA_SZ 来使其更具可扩展性？ 看起来它没有语法。 有人可以提出一些好的方法吗？ 谢谢！

Answer 1

没有必要这样做。 你可以写

initial r_data = 'h1F_A4A3A2A1A0;

在分配给r_data之前，文字将在右侧隐式填充 0 。 如果你想学究气，你可以写一个明确的演员表

initial r_data = DATA_SZ'('h1F_A4A3A2A1A0);