Systemverilog：不同顺序的打包 arrays 之间的分配（向下与向上）

Question

假设两个打包的 arrays （这里： int ）具有不同的索引顺序（向下与向上）但大小相同，例如

int  a [10:1];
int  b [1:10];

将在这些之间分配，

assign b = a;

1. 是非法的，或者
2. 导致“相同索引”分配 (b[1]=a[1]...b[10]=a[10])，或
3. 导致“镜像索引”分配（b[1]=a[10]...b[10]=a[1]）？

我无法在语言参考手册中找到信息，并且两个商业工具的行为不同。

Answer 1

这是合法代码，您显示的是未打包的数组，而不是打包的数组。 但是无论哪种方式，范围都是从左到右。 因此，您的选项 3 是正确的行为。 请参阅IEEE 1800-2017 SystemVerilog LRM中的第6.22.2 节等效类型和7.6 数组分配