實例模塊verilog

Question

我創建了兩個Verilog模塊，現在我想在第三個模塊中進行實例化。 我希望將第三個模塊的輸入饋入第一個模塊，然后將第一個模塊的輸出作為第二個模塊的輸入，然后將第二個模塊的輸出最終作為整個模塊的輸出（如果有人）可以顯示一個示例，說明如何以一般方式執行此操作，這一點我們將不勝感激。 感謝藝術

Answer 1

就這么簡單：

module one (input I, output O);
  assign O = I;
endmodule

module two (input I, output O);
  assign O = I;
endmodule

module top (input I, output O);

  wire W;

  one inst1 (.I(I), .O(W));
  two inst2 (.I(W), .O(O));

endmodule

http://www.edaplayground.com/x/2Mca

默認情況下，輸入和輸出是電線。 您可以直接將它們直接連接到模塊的輸入和輸出。 您需要一根或多根內部電線進行內部連接。