VHDL-2008 轉換陣列寬度

[英]VHDL-2008 Convert Array Width

假設我有以下內容： VHDL-2008 中是否有一種通用方法來指定任何這些類型之間的轉換，而無需為每種可能的排列定義轉換函數？ ...

VHDL-2008 外部命名壓縮

[英]VHDL-2008 External Naming Compaction

我正在使用外部命名來實例化以下代碼： 如您所見，我的引用中有很多重復。 有沒有辦法做類似的事情： 這樣我就可以縮短我所有的外部命名參考？ ...

有沒有辦法簡化 verilog 中枚舉的案例邏輯？

[英]Is there a way to simplify the case logic for an enum in verilog?

我希望簡化用於解碼 risc v 微控制器操作碼的表達式： 像這樣： 這可能嗎，我可以向 c++ 中的枚舉/類添加方法嗎，這值得做嗎？如果值得，怎么做？ 這是我的枚舉： 如果沒有，有人可以告訴我我需要遵循的那種模式嗎？ ...

為什么 Vivado 無法識別 System Verilog 中沒有模塊的包？

[英]Why does Vivado not recognise packages without modules in System Verilog?

我有一個冗長的操作碼枚舉，我想將其包含在 package 中，以便它可以在整個項目的多個位置使用，這是： 我想將其包含在多個不同的模塊 EG 指令解碼和 ALU 中，但是 Vivado 似乎無法識別它或將其包含在設計源中，因為文件本身不包含其自身的任何模塊。 我希望對此有一些巧妙的解決方案？ 我試 ...

我在生成比特流時遇到引腳規划錯誤，這是什么問題？

[英]I got pin planning errors while generating bitstream, what is the problem here?

生成比特流時出現以下錯誤： [DRC NSTD-1] 未指定的 I/O 標准：14 個邏輯端口中有 9 個使用 I/O 標准 (IOSTANDARD) 值“DEFAULT”，而不是用戶指定的特定值。 這可能會導致 I/O 爭用或與電路板電源或連接性不兼容，從而影響性能、信號完整性，或者在極端情況 ...

8位能表示的最大定點數是多少？

[英]What's the biggest fixed point number that can be expressed in 8 bits?

假設一個 8 位定點數 x，其中 7 位分配給小數部分，1 位分配給 integer 部分。 如何計算使用此 Q8.1 配置可以表示的最大可能數字？ 是否有適當的方法來執行這些計算？ ...

可變輸出流延遲嘗試不起作用

[英]Variable output stream delay attempt not working

我試圖開始工作的模塊接收一個脈沖數據流，脈沖發生在 500 到 12500 個 clk 周期之間，它需要將流延遲 500 到 12500 個 clk 周期之間指定數量的 clk 周期。 但是沒有使用 12500 位移位寄存器。 我寫了一些在行為模擬中起作用的代碼，但在后期綜合中不起作用。 我知道從 ...

為什么我們在用 Vivado 在 Verilog 中構建 T 觸發器時必須添加“clr”（干凈的輸入線）？

[英]Why do we have to add a "clr" (clean input wire) while forming a T flip-flop in Verilog with Vivado?

我正試圖在 Verilog 中形成一個 T 觸發器。 我正在研究“使用 FPGA 進行數字系統設計：使用 verilog 和 vhdl 實現”中的 verilog，T 觸發器的代碼如下： 由於切換操作，我理解我們使用它的 xor 部分。 我試圖在不使用“clr”的情況下形成它，但它沒有用。 （我 ...

Vivado 硬件管理器未檢測到我的 ARTY A7

[英]Vivado HW manager does not detect my ARTY A7

我在 Windows 10 上安裝了帶有所有驅動程序的 Vivado(2022.2) ML Standard。當我嘗試在 Vivado 硬件管理器中自動或手動連接 ARTY A7 時，設備沒有顯示。 我嘗試了什么： 換了USB線， 將設備連接到正在工作的其他 PC， 重裝vivado， 通過運行 ...

帶有 d_flip flop 的櫃台笑臉

[英]smiley face of counter with d_flip flop

我正在嘗試使用 VHDL 為笑臉計數器編寫代碼，使用觸發器，但我遇到了一些關於“寬度不匹配”的錯誤，我不知道到底是什么問題。 附上關於state笑臉機器的圖片 ...

在你的復位上有額外的邏輯是不是糟糕的設計？

[英]Is it bad design to have additional logic on your reset?

我一直被告知，在您的重置子句中除了重置之外的任何東西都是糟糕的設計。 例如，請參見下面的兩個電路： 有人告訴我第一個更正確，但是...... 我測試了它們，它們在邏輯上似乎是等價的： 它們在綜合和實現方面看起來是等價的（事實上，Vivado 將它們綜合為第二種情況更准確）： 那么脫節在哪里呢？ ...

“等待”語句 VHDL 附近出現未知語法錯誤

[英]Unknown syntax error near "wait for" statement VHDL

我的測試平台代碼中的“等待”語句產生了語法錯誤，我無法追蹤錯誤的來源來修復它。 它產生的錯誤是： Error: Syntax error near 'wait' Error: type error near ns; current type time; expected type void Erro ...

怪異模擬 output

[英]Weird simulation output

我有以下代碼（這是我目前正在處理的內容的摘錄）：library ieee; use ieee.std_logic_1164.all; entity tb_min_example is end entity tb_min_example; architecture arch of tb_min_ ...

有沒有辦法取消模擬運行時的上限？

[英]Is there a way to uncap the simulation runtime?

Vivado 有一個模擬運行時設置，允許我設置模擬運行時長的限制。 有沒有辦法將模擬運行時間設置為無限制？ IE 模擬一直運行到 $stop 命令到達測試平台？ ...

VHDL 將一個數字重復到 std_logic_vector

[英]VHDL Repeat one number to std_logic_vector

我是 VHDL 的新手，我正試圖找出一種更好的方法來完成以下任務。 例如，我有一個 2 位的 std_logic_vector 稱為 x，另一個 5 位的 std_logic_vector 稱為 y。 我想將 x 的第一個數字，即 x(0) 分配給 y 的所有 5 位。 我想過做 y(0) &lt ...

防止寄存器文件實現的閂鎖

[英]Prevent Latch for Register File implementation

我正在設計一個寄存器文件模塊，並試圖防止“推斷鎖存警告”。 該模塊允許異步讀取但同步寫入。 這是我到目前為止所設計的。 我通常知道閂鎖是什么，但在這種情況下想不出防止閂鎖的解決方案。 我將什么定義為 else 語句，以便 regfile 不會創建推斷的鎖存器？ 我會將值設置為自身嗎？ 我將如何 g ...

如何比較 VHDL 中的兩個“std_logic_vector”類型？

[英]How to compare two 'std_logic_vector' type in VHDL?

我正在嘗試將一些代碼從 Verilog 轉換為 VHDL 以滿足項目需要。 原始代碼在 Verilog 中，代碼的目的是實現 MIG DDR2/3 的讀寫，部分顯示如下： 這是我的轉換方式： 在此之前，我嘗試轉換assign app_en = app_rdy && ((cur_st ...

Vivado 不支持 Synth 8-27 基元

[英]Synth 8-27 Primitives not Supported in Vivado

我正在 Vivado 中運行我的芯片設計代碼 (Verilog) 的綜合。 行為模擬運行良好。 但是，在綜合過程中，它返回以下錯誤： 這是 Vivado 引發此錯誤的代碼： 如果有人能幫助解決這個問題，我將不勝感激。 如何將原語轉換為模塊？ ...

在 Vitis 的 bulding 項目中如何解決這個問題？

[英]How can I fix this problem with bulding project at Vitis?

我正在嘗試使用庫xuartps.h構建一個帶有 vitis 的項目，但我不能因為這個錯誤代碼截圖 我不知道為什么會這樣。 請問你能幫幫我嗎？ ...

在構建實施的設計時，Vivado 在哪里參考原語？

[英]Where does Vivado reference primitives when building the implemented design?

我試圖弄清楚 vivado 使用什么文件來創建原始塊的屬性。 我正在嘗試刪除一些屬性，但無論我編輯什么文件，它們總是在實施后重新出現。 具體來說，我使用的是 Artix-7，並且正在嘗試修改塊 ram 的屬性。 ...