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有沒有辦法在 Chisel3 中警告錯誤的時鍾域交叉？

[英]Is there a way to warn wrong clock domain crossing in Chisel3?

原文 2019-04-08 08:51:56 5 1 hdl/ chisel

正如我從Chisel wiki 中讀到的，可以在單個模塊中聲明多個時鍾域。

但是，如果我們需要通過兩個不同的時鍾域讀/寫信號，那么管理亞穩態（使用雙 d-latch、異步 fifo 等）很重要。

如果我們不管理它，那就是設計錯誤。 有沒有辦法在設計中要求鑿子檢查錯誤的時鍾域交叉？

1 個解決方案

現在不行。 這是一個必需的，但尚未實現的功能。

跨時鍾域，用於罕見地更改數據

[英]Crossing clock domain for rarly changing data

如何在Chisel3中使用實驗功能？

[英]How to use experimental features in Chisel3?

無法在Chisel3中使用PeekPokeTester打印

[英]Can't printf with PeekPokeTester in Chisel3

如何在 chisel3 中使用 peekpoketester 進行並行測試？

[英]How to do parallel testing with peekpoketester in chisel3?

RisingEdge示例不適用於Chisel3中的模塊輸入信號

[英]RisingEdge example doesn't work for module input signal in Chisel3

如何在 Chisel3 中使用多輸入邏輯門？

[英]How to use multi-input logic gates in Chisel3?

使用 Chisel3 的兩個信號 4 位之間的內積（點積。）

[英]Inner product (Dot product .) between two signal 4 bits using Chisel3

在一個時鍾周期內多次重新分配變量-Chisel

[英]Reassign a variable multiple times within a clock cycle - Chisel

不同的時鍾域 VHDL

[英]Different Clock Domain VHDL

為什么這個鑿子代碼編譯沒有錯誤，大小錯誤的 UInt 分配？

[英]Why this chisel code compiling without error with wrong size UInt assignement?

暫無

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