如何使用系統verilog設計一個在2個時鍾周期后對輸入進行采樣的觸發器？

Question

數據在第一個 posedge 時鍾中輸入，但 output 應該在 2 個時鍾周期后出現。

我試過使用#delay，但不太明白。

clk=0;
forever #10 clk = ~clk;
always @ (posedge clk) begin //synchronous rst
#60 q<=d;
end

Answer 1

解決問題的一種方法是使用 2 個觸發器。

reg q1, q2;
always @(posedge clk) begin
   q1 <= d;
   q2 <= q1;
end

現在，q2 將以 2 個時鍾周期延遲跟隨輸入，這正是您想要的。